在《数字系统设计》课程中，与团队合作完成了一款支持边界扫描测试的数字时钟IP，负责Verilog代码编写与DFT逻辑插入，并使用仿真工具验证测试向量覆盖率。

作为校IC设计社团核心成员，发起过DFT基础知识系列沙龙，包括Tessent Shell入门、ATPG原理与故障模型等主题，通过分享与讨论深化了对工业界DFT实践的理解。

主导多款SoC芯片的DFT实现，负责全芯片扫描链插入、压缩与ATPG策略制定，将某款通信处理器的测试覆盖率从88%提升至94%，并缩短了测试机台占用时间。

与前端RTL设计团队紧密协同，在模块级就介入可测性评审，通过调整寄存器控制逻辑和时钟门控单元，消除多条不可测路径，使后续扫描插入迭代次数减少40%。

开发自动化DFT验证脚本，集成Tessent与VCS仿真流程，实现向量生成、仿真与覆盖率分析的一键回归，在回归中主动拦截了3次潜在的时钟域漏测问题。

作为DFT技术负责人，主导一款大规模网络交换芯片的全DFT方案，带领6人团队完成从架构规划到流片验证的全部工作，最终芯片在量产测试中达到客户制定的零缺陷目标。

引入并推广IEEE 1687（IJTAG）标准，搭建嵌入式仪器的访问与调度框架，将芯片内部调试与测试效率提升了50%，并沉淀出一套可复用的IJTAG设计规范。

定期组织DFT技术专题分享，围绕测试压缩、低功耗测试等主题培养初级工程师，两年内帮助3名新人成长为能独立承担模块DFT设计的骨干。

该项目为一颗面向数据中心的高性能AI推理芯片，采用7nm工艺，我担任DFT设计负责人。

从芯片顶层规划DFT架构，针对多核并行结构设计层次化扫描链，并配置了多组MBIST控制器覆盖片上SRAM与寄存器堆，最终扫描链覆盖率超过96%。

与前端设计工程师反复讨论跨时钟域与异步FIFO的可测性方案，通过插入锁存器与复用功能路径，消除了300余条难以测试的路径。

完成ATPG并生成测试向量，在仿真中定位出2处与门控时钟相关的遮蔽故障，修复后芯片在测试厂顺利通过量产测试，最终良率达到97.8%。

参与一款用于汽车电子的MCU芯片DFT设计，作为核心成员，该芯片对安全性和可靠性要求极高。

针对车规芯片严苛的测试标准，采用逻辑BIST与扫描压缩混合方案，既满足ISO 26262要求的测试覆盖率（≥92%），又将逻辑BIST面积开销控制在15%以内。

负责测试向量的精简与故障模拟，通过优化ATPG参数和故障模型，使向量集缩小18%，同时保持了对桥接故障和瞬态故障的检测能力。

与后端物理设计团队密集协作，逐条修复扫描链上的建立与保持时间违例，确保芯片在-40°C至150°C宽温范围内时序稳定。

密切关注AI驱动的测试向量自动生成（ATPG）领域进展，定期复现顶会论文中的关键算法，并在组内进行过两次关于机器学习优化测试压缩的技术分享，为后续项目技术选型提供参考。

在课程项目中坚持使用Git进行版本管理，并编写了详细的DFT设计文档与测试报告，培养了系统性工程思维；自学Python脚本，编写过用于批量处理ATPG报告的小工具，提升了数据分析效率。