188****2884niu****@***.com北京30男DFT设计工程师在职北京20k - 30k 
•带领团队参加全国大学生集成电路创新创业大赛，完成RISC-V处理器设计验证，获全国二等奖
•毕业设计《基于扫描压缩的DFT架构研究》提出低功耗测试方案，被推荐为校级优秀毕业论文
•在课程项目中独立完成可测性设计模块，包括扫描链插入与ATPG向量生成，覆盖率达99%
北京紫光展锐科技有限公司 - 芯片设计中心集成电路设计企业
2016.07-2019.12
DFT设计工程师DFT架构测试向量压缩MBIST集成ATE测试支持
北京
•- 主导多款通信SoC芯片的DFT架构设计，搭建了完整的扫描压缩与边界扫描方案，使测试覆盖率稳定在99%以上，同时将测试向量体积压缩约40%。
•- 与逻辑设计团队协同开展DFT规则检查与修复，将MBIST控制器与片上SRAM整合，通过流水线测试调度使SoC的测试时间减少近25%。
•- 独立开发自动化测试向量生成脚本，并利用VCS与QuestaSim进行门级仿真验证，快速定位了3个因时钟域交叉导致的覆盖盲点，保障了流片前验证的完备性。
•- 深度参与芯片ATE测试bring-up，协助测试工程师排查硅片回片后的测试逃逸问题，通过优化测试模式与诊断算法，将良率损失从2.1%降至0.6%。
北京华大九天科技股份有限公司 - 数字芯片设计部EDA与芯片设计
2020.01-至今
资深DFT设计工程师DFT团队管理power-aware DFT客户方案定制技术培训
北京
•- 带领5人DFT小组完成3款5G基带芯片的DFT全流程交付，通过并行化项目管理和风险预判，使项目平均交付周期缩短了18%。
•- 引入基于Tessent的流式扫描插入技术，并针对低功耗多电压域设计定制了power-aware DFT策略，在保证测试覆盖率的同时，将测试功耗降低约30%。
•- 直接对接海外大客户，针对其车规级芯片的可靠性要求，提出包含逻辑BIST与存储器内建自修复的混合DFT方案，客户技术评审一次性通过率达到100%。
•- 为团队建立DFT设计规范与代码审查机制，定期组织技术分享，培养了2名初级工程师在一年内具备独立承担模块级DFT设计的能力。
5G射频前端芯片DFT设计项目 - DFT设计工程师
2017.05-2018.10
•- 项目背景：该芯片为多模多频射频前端处理芯片，对测试覆盖率及测试时间有严苛要求，需在有限引脚条件下实现高压缩比的扫描测试。
•- 项目职责：负责顶层DFT架构设计，采用基于Synopsys TestKompress的压缩扫描方案，并插入logic BIST用于组合逻辑的快速覆盖，将测试覆盖率从83%提升至98.5%。
•- 项目成果：芯片成功流片，ATE测试时间较初版方案缩短35%，达到量产目标，为公司节省了可观的测试成本。
车规级AI芯片低功耗DFT设计项目 - 资深DFT设计工程师
2020.05-2021.12
•- 项目背景：该芯片为自动驾驶域控制器核心AI推理芯片，要求极低功耗与高可靠性，需满足ISO 26262功能安全标准对测试的要求。
•- 项目职责：主导MBIST架构设计，采用字线分组与顺序唤醒的测试方法，并集成memory repair功能，使测试功耗相较传统方案降低42%。
•- 项目成果：芯片顺利通过车规级验证，测试结果满足客户严苛的DPPM要求，项目获得客户颁发的“最佳技术合作伙伴”奖项。
对芯片可测试性设计抱有近乎偏执的严谨，享受从RTL到网表的每一个细节推敲，把“一次流片成功”当作职业信仰。习惯用工具链串联全局，但更相信对故障模型的透彻理解才是设计闭环的核心。乐于在跨团队协作中充当技术桥梁，主动对齐前后端约束，愿在DFT工程师岗位上持续深耕，追求芯片量产阶段的零缺陷交付。
专利成果:
持有5项DFT相关专利，覆盖低功耗MBIST、压缩扫描与多电压域测试，例如《面向多电压域SoC的自适应测试时钟控制方法》，解决了跨电压域测试的时序收敛难题
