AMAZING RESUME / 01
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牛敬业
DFT良率提升工程师
常怀探索之心，以实干沉淀自身价值
188****8139niu****@***.com北京30男DFT良率提升工程师在职北京20k-30k •系统修读 VLSI 设计、可测性设计与扫描链原理等课程，完成《基于 ATPG 的 Scan Chain 故障覆盖率优化》课程设计并获评优等。
•加入芯片测试创新小组，参与“低功耗 DFT 架构验证”项目，负责测试向量生成与仿真对比，获校级集成电路设计竞赛二等奖。
•连续三年获校级优秀学生奖学金，数理与电路基础扎实，养成严谨的调试与文档习惯。
北京志翔半导体有限公司 - 测试工程部集成电路设计高新技术企业
2017.07-2020.12
DFT良率提升工程师DFT方案设计良率提升测试流程优化
北京
•负责先进制程SoC芯片的DFT方案规划与实施，通过scan chain优化和ATPG调试，将测试覆盖率从92%提高到98%。
•主导良率分析，使用JMP和自定义脚本，定位出MBIST失败根因，推动设计修正，使量产良率从88%提升至94%。
•导入自适应测试技术，减少重复测试项，单颗芯片测试成本降低20%。
•编写《DFT常见问题手册》，组织内部培训，提升团队故障定位能力。
北京兆易创新科技股份有限公司 - DFT研发部芯片设计创新型企业
2021.01-至今
•参与5G基带芯片DFT架构设计，定义测试模式，优化边界扫描链，确保芯片可测试性。
•开发ATPG测试向量，仿真验证，发现并修复多个时钟域交叉的测试死锁问题。
•与工艺团队合作，分析晶圆测试数据，针对低良率晶圆提出修复方案，使某款芯片良率从79%提升至89%。
•建立测试向量库，引入并行测试流程，测试时间缩短25%。
•主导一款7nm AI训练芯片的DFT良率提升项目，利用诊断工具分析测试失效，发现因电源噪声导致的测试误判，通过调整测试时序和延迟参数，消除误判，良率从82%提升至93%。
•与后端设计团队协同，修改部分DFT插入逻辑，解决因时钟树不平衡导致的扫描链故障。
•项目成果获公司最佳技术创新奖，为公司挽回潜在损失超500万元。
•参与超低功耗MCU芯片DFT优化，针对睡眠模式设计特殊测试结构，在保持95%测试覆盖率下，测试功耗降低40%。
•结合测试数据分析，发现并解决了与电源管理单元相关的测试泄漏问题，使良率从78%提升至86%。
对芯片测试与良率提升充满热情，习惯从数据中挖掘规律、在根因上反复推敲，不放过任何微小的异常波动。严谨细致，对标准与流程有天然的敏感，追求一次做对而非反复修补。熟练运用多种DFT架构与诊断工具，能快速关联测试失效模式与工艺/设计环节。乐于跨团队协作，用清晰的技术语言推动问题闭环，期望在良率工程师岗位上持续打磨产品健康度。
公司年度技术创新奖（高性能AI加速芯片DFT良率提升项目） 先进测试与良率分析技术研究:
追踪半导体测试与良率提升前沿，实践基于统计学习的晶圆缺陷聚类与根因定位方法，内部沉淀技术分析报告 5 篇，为良率诊断提供参考依据。
评估并引入一套自适应测试流量调度方案，通过动态裁剪测试项，在保障覆盖率的前提下将模拟验证周期缩短约 12%，并形成可复用的预研原型。
