对芯片可测性设计有执念，享受从RTL到ATE全程追覆盖率、逐级压缩测试时间的攻坚过程；做事讲求逻辑闭环与工程严谨，习惯用脚本固化重复流程、减少人为误判。具备扎实的DFT架构与主流EDA工具能力，能快速定位扫描链、压缩逻辑与时钟域问题；沟通直接、目标感强，希望在DFT工程师岗位上持续交付高良率、低DPPM的测试方案。