对芯片可测试性设计抱有浓厚兴趣，享受从架构阶段介入、将测试逻辑融入芯片血脉的过程，对测试覆盖率和良率提升有天然执念。做事严谨，对仿真数据高度敏感，习惯在面积、功耗与测试成本之间寻找最优解。擅长Scan/ATPG/BIST等主流DFT方法，熟练使用Tessent等工具链，并具备大规模SoC成功量产的经验。乐于与设计、后端团队紧密协作，推动DFT需求闭环，同时持续关注先进封装与3D IC测试等新技术方向。