AMAZING RESUME
牛敬业
FPGA DFT工程师
常怀探索之心，以实干沉淀自身价值
188****0186niu****@***.com北京30男FPGA DFT工程师在职北京20k - 30k •课程组合覆盖DFT基础与FPGA实现，强化了测试向量生成、扫描链插入等可测性设计意识
•竞赛项目经历从逻辑设计到硬件调试的全流程，建立了设计与测试协同优化的工程视角
紫光展锐科技有限公司 - 芯片研发部国内领先芯片设计企业5G与AI芯片方案商
2017 - 07-2020 - 12
FPGA DFT工程师可测性架构测试压缩覆盖率优化
北京
•- 主导公司多款FPGA芯片的可测性设计，负责定义扫描链插入策略与边界扫描架构，确保测试访问的完整性。
•- 与芯片架构团队深度协作，引入层次化DFT方法，将测试覆盖率从92%提升至99.2%，同时控制面积开销在3%以内。
•- 开发基于Python的测试向量生成与验证自动化脚本，替代手工流程，使向量生成周期缩短40%，并减少人为误差。
•- 参与车规级芯片DFT方案评审，针对功能安全要求提出双冗余扫描链设计，方案被采纳并成功流片。
北京奕斯伟计算技术股份有限公司 - 芯片技术部高性能计算芯片厂商创新研发
2021 - 01-至今
FPGA DFT工程师DFT验证低功耗测试良率提升
北京
•- 主导某系列AI推理FPGA芯片的DFT设计，设计低功耗扫描链结构，通过门控时钟与动态电压调节，使测试功耗降低35%。
•- 搭建UVM验证环境，对DFT逻辑进行全场景验证，覆盖多电压域、跨时钟域等复杂场景，发现并修正3处关键缺陷。
•- 与测试团队共同分析ATE测试结果，定位并解决因封装寄生参数导致的良率瓶颈，使芯片良率从91%提升至97%。
•- 撰写《DFT设计规范与检查清单》，沉淀团队设计经验，并作为新人培训教材，使团队设计一致性提升显著。
高速通信FPGA芯片DFT设计与验证 - 核心设计工程师
2018 - 03-2019 - 08
•- 项目背景：为满足5G基站对高速FPGA芯片的严苛测试质量要求，需设计高覆盖、低成本的DFT方案。
•- 项目内容：负责芯片的扫描链设计与压缩，采用自适应扫描链分割技术，使扫描链长度缩短45%；开发基于图论的测试向量优化算法，向量集大小减少20%。
•- 项目成果：芯片测试覆盖率达到99.5%，测试成本降低30%，项目按时交付，产品成功应用于多家通信设备商的核心网设备。
AI推理FPGA芯片低功耗测试优化 - 技术负责人
2021 - 03-2021 - 12
•- 项目背景：针对某AI推理FPGA芯片的测试功耗过高、影响量产测试效率的问题进行攻关。
•- 项目内容：设计多电压域感知的测试模式，在保证测试质量的前提下，动态关断非测试模块，降低测试功耗35%；优化边界扫描逻辑，支持板级互联测试，提高故障定位精度。
•- 项目成果：芯片通过严格量产测试，良率提升至96%，成功应用于智能安防摄像头与边缘计算盒子，市场反馈良好。
对芯片可测性设计抱有持续热情，习惯从故障覆盖率和测试成本视角审视设计，追求用精简逻辑实现高诊断力。动手能力强，Debug时注重信号细节与工具链效率，具备快速定位边界问题的直觉。乐于在跨团队协作中充当技术桥梁，将DFT约束清晰传导至前端与后端，持续打磨稳健的测试方案。
DFT前沿技术洞察:
持续追踪ITC、VTS等国际测试会议及IEEE TCAD前沿成果，重点研究基于图神经网络的测试点插入策略，定期梳理技术洞察简报并在组内宣讲，推动团队在先进测试方法上的认知迭代。
