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牛敬业
SoC芯片DFT工程师
188****4784niu****@***.com北京30男SoC芯片DFT工程师在职北京30k-40k •主修了先进集成电路测试方法学、SoC可测性设计导论、半导体器件物理等课程，并在课程设计中独立完成了一种基于扫描链插入的故障覆盖率优化方案，获得优秀评级。
•深度参与实验室“面向边缘AI芯片的DfT架构与测试向量生成”课题，负责使用Tessent工具进行DFT逻辑插入与ATPG仿真，协助完成流片后的ATE调调试，积累了从网表到回片测试的完整链路经验。
•联合发起并组织了校级集成电路创新设计大赛，担任测试技术赛道评委，负责设计DFT相关的赛题与评分标准，促进跨课题组在可测试性设计层面的交流。
北京某半导体科技有限公司 - 芯片设计部半导体科技
2015.07-2019.12
SoC芯片DFT工程师DFT架构设计测试向量生成自动测试设备调试
北京
•主导了面向物联网及移动终端的多款SoC芯片的DFT架构定义，引入分层扫描链方案，有效平衡了测试覆盖率与面积开销。
•与后端物理设计团队紧密合作，通过迭代优化时钟域与电源域的可测性，使最终芯片的测试覆盖率稳定在96%以上。
•针对公司常用IP，开发了一套基于Python的参数化MBIST与扫描链插入模板，将模块级DFT集成时间缩短约40%。
•深度参与芯片回片后的ATE测试调试，通过分析失效扫描链定位出两处时钟树缺陷，协助设计团队快速修复，保障了项目按期量产。
资深SoC芯片DFT工程师DFT团队领导测试成本优化技术预研与创新
北京
•领导6人DFT小组，负责公司新一代高性能计算SoC的全面DFT规划，从架构阶段即介入，定义了支持多核、多电压域的测试方案。
•推动团队转向基于UPF的低功耗DFT设计流程，并引入IEEE 1687标准，使复杂IP的测试访问效率提升30%。
•主动对接关键客户，澄清其量产测试需求，据此定制了边界扫描与逻辑BIST的混合方案，获得客户高度认可，并推广至后续项目。
•作为技术预研负责人，跟踪研究了扫描链诊断、硅后调试等前沿技术，并组织内部技术分享，为公司下一代芯片的DFT架构演进储备了技术方向。
旗舰级移动平台SoC DFT项目 - DFT工程师
2016.03-2018.05
•作为DFT核心成员，参与该旗舰移动平台SoC的DFT方案制定，针对其大小核架构与多电源域，设计了一套支持全速测试的扫描链拓扑，确保高速路径的测试质量。
•独立负责LPDDR4/DDR5内存控制器的MBIST设计，通过算法优化，在面积约束下将内存测试覆盖率提升至99.5%以上。
•协助测试工程师进行测试向量生成与仿真，通过故障模拟提前发现并修复了3处潜在的不可测逻辑，最终芯片在ATE测试中一次点亮，测试时间优于预期目标，该芯片被国内多家头部手机厂商采用。
超低功耗物联网SoC DFT项目 - DFT工程师
2020.03-2021.06
•针对物联网芯片严苛的功耗与面积限制，创新性地采用了自适应压缩扫描架构，将扫描链长度减少约35%，同时维持了95%的固定故障覆盖率。
•设计了基于IEEE 1149.1的边界扫描方案，并实现了管脚开短路测试的自动化验证，确保芯片封装后的可靠性。
•主导测试向量压缩与优化，运用X-源掩码技术，将测试数据量压缩了40%，显著降低了ATE测试成本，使该芯片在智能表计、传感器节点等市场取得了亮眼销量。
我是一名对芯片可测性设计充满热情的工程师，始终坚信优秀的DFT方案是芯片成功量产的关键。我具备严谨的系统思维和持续改进的自驱力，喜欢深入钻研扫描链、MBIST和压缩扫描等技术细节，追求更高的测试覆盖率与更低的成本。在团队中，我乐于分享经验，善于倾听不同视角，能高效协同设计、测试等伙伴解决问题。我习惯用自动化脚本提升工作流效率，对新技术保持好奇心，并乐于将前沿方法融入实际项目。我期待在更具挑战性的SoC平台上，继续打磨DFT技艺，为可靠芯片的诞生贡献一份力量。
DFT前沿与行业洞察:
定期关注IEEE VLSI Test Symposium、ITC-Test Week等会议的最新录用论文，重点研读面向AI加速器的测试调度、混合信号BIST等细分方向，并整理成技术简报在组内共享。
多次参加中国集成电路测试技术研讨会及本土半导体测试沙龙，与同行深入探讨压缩扫描在先进工艺下的覆盖率瓶颈，将交流所得的边界扫描优化思路转化为内部预研课题，推动团队在低功耗测试方面开展了先行探索。
