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发明专利“一种面向多核SoC的层次化测试压缩架构”,通过动态重配置扫描链分组,将测试数据量压缩至40%,已应用于两款网络处理器芯片的DFT方案中。

对芯片可测试性设计有持续的热情,习惯用严谨的逻辑去穷尽每一条故障路径,追求覆盖率与测试效率的极致平衡。笃信好的DFT方案是产品良率与成本控制的生命线,因而在扫描链、BIST及边界扫描等架构上精益求精,对EDA工具和流程规范保持敏锐。善于跨团队协同,既能深入技术细节,也能将复杂方案清晰传递,多次在高压节点下推动大规模芯片顺利进入量产。
发明专利“一种面向多核SoC的层次化测试压缩架构”,通过动态重配置扫描链分组,将测试数据量压缩至40%,已应用于两款网络处理器芯片的DFT方案中。
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