•作为核心成员完成国家级大学生创新课题“基于ARM Cortex-M3的MBIST与扫描链协同设计”，独立承担Memory BIST逻辑实现与故障覆盖率分析，项目获评优秀结题。
•带队参加全国大学生集成电路创新创业大赛，在DFT赛道中完成一款加密芯片的完整测试方案，涵盖边界扫描、ATPG与压缩测试向量生成，获得分赛区一等奖。
北京芯威半导体技术有限公司 - SoC设计中心大规模数字芯片国家级专精特新
2017.07-2020.12
集成电路DFT工程师可测试性架构扫描链压缩MBIST实现ATPG自动化
北京
•主导了公司新一代物联网SoC芯片的DFT架构设计，创新性地引入层次化扫描链与压缩感知技术，使测试覆盖率稳定在99.2%以上，同时显著缩短了测试机台占用时间。
•与后端物理设计团队紧密配合，针对时钟域交叉、功耗约束等难题，优化全芯片的测试时钟方案，将测试功耗降低25%，并成功规避了多起潜在的测试时序违例。
•独立开发了一套基于Tcl的DFT自动化验证平台，集成了规则检查、网表比对与向量生成功能，将验证迭代周期从3天压缩至1天，并实现了零人工遗漏。
•参与编制公司首版《DFT设计规范手册》，并作为内部讲师培训了3期新员工，系统讲授了EDT、LBIST等进阶内容，显著提升了团队的整体交付质量。
北京锐创微电子科技有限公司 - 中央研究院高性能计算芯片上市企业
2021.01-至今
资深集成电路DFT工程师DFT架构定义存储器良率提升系统级测试方案技术团队带领
北京
•带领4人DFT小组完成了某款高性能计算GPU芯片的全芯片DFT设计与流片保障，该芯片面向云端推理场景，最终实现一次流片成功，年出货量突破800万颗。
•针对芯片庞大的存储单元规模，设计了分区域并行MBIST调度策略，并嵌入自修复逻辑，将存储测试良率从96.4%提升至98.8%，大幅降低了报废成本。
•与头部云服务客户深度合作，根据其板级测试需求定制了边界扫描与系统级测试方案，成功将客户产线测试故障定位时间缩短35%，获得客户技术贡献奖。
•负责团队技术梯队建设，定期组织故障模拟与根因分析研讨会，培养出2名能独立承担复杂DFT任务的工程师，其中1人获评公司年度优秀新人。
•作为核心DFT成员，负责该款面向智能穿戴设备的SoC芯片的可测试性设计，芯片采用12nm工艺，集成Arm Cortex-A55与专用NPU。
•设计了基于压缩比60:1的EDT扫描架构，并针对多电压域进行了测试模式下的隔离与复位逻辑优化，使测试时间较原方案缩短了28%。
•独立完成片上全部SRAM与ROM的BIST电路设计，并开发了自动化的BIST接口验证脚本，确保存储器测试覆盖率达到99.6%。
•协同测试向量生成团队，利用ATPG工具对硬核IP进行黑盒化处理，成功规避了知识产权泄露风险，最终芯片按时流片并进入量产。
•主导了该款符合ISO 26262 ASIL-D标准的汽车动力域MCU芯片的DFT全流程设计，芯片采用40nm车规工艺。
•为满足功能安全要求，设计了双冗余扫描链及在线逻辑BIST结构，并增加了安全机制注入接口，使芯片的故障诊断覆盖率提升至99.8%。
•针对车规芯片对测试成本极度敏感的特点，开发了一种基于确定性测试向量移植的压缩算法，将测试数据量压缩至原始方案的1/3，显著降低了ATE测试成本。
•组织团队进行了全芯片的故障分级模拟与诊断覆盖率分析，提前识别并修复了3处潜在的死锁与竞争冒险，保证了芯片在-40℃~125℃环境下的稳定运行。
发明专利:
拥有“一种基于自适应扫描链架构的测试功耗优化装置”发明专利（专利号：XXXXXX），提出动态门控扫描单元与向量重排序策略，可降低峰值功耗37%以上。
