AMAZING RESUME
牛敬业
数字后端STA工程师
188****6621niu****@***.com北京30男数字后端STA工程师在职北京30k-40k •作为骨干参与基于7nm工艺的GPU模块物理设计闭环项目，独立承担时钟树综合与跨时钟域时序优化，深入分析多场景下Setup/Hold违例，通过增量ECO完成关键路径修复，最终实现全芯片clean timing signoff。
北京创芯半导体技术有限公司 - 芯片实现部大规模集成电路专精特新
2017.07-2021.12
数字后端STA工程师时序收敛物理实现多电压域分析
北京
•主导通信基带芯片的静态时序分析工作，搭建全芯片时序约束环境，确保多电压域、多时钟域下的时序收敛。
•深入参与架构设计评审，从物理实现角度提出时序优化建议，将关键路径的时序裕量提升25%以上。
•开发并部署时序报告自动解析与可视化工具，使团队整体时序迭代效率提升40%。
•担任部门内部STA培训讲师，设计入门与进阶课程，累计培养4名初级工程师独立承担模块级STA工作。
北京逐芯科技有限公司 - 芯片设计中心前沿工艺高成长企业
2022.01-至今
高级数字后端STA工程师AI芯片时序signoff自动化ECO
北京
•主导公司新一代AI加速芯片的STA交付，独立完成全芯片从RTL到signoff的时序分析，流片一次成功。
•重构时序分析流程，引入自动化ECO脚本与智能收敛策略，将signoff周期缩短50%，获得公司技术突破奖。
•作为技术接口人与多家IP供应商及代工厂直接对接，制定最优时序约束方案，解决多源工艺角下的时序冲突。
•发起“时序诊断”内部技术沙龙，每季度一期，系统梳理常见时序问题与解决范式，沉淀为团队知识库。
•项目为异构计算处理器芯片，负责全芯片静态时序分析，覆盖多个功能域与时钟域。
•制定分阶段时序收敛计划，针对核心计算簇的关键路径进行逻辑级数与物理布局协同优化，使最高工作频率提升18%。
•处理跨电压域、跨时钟域等复杂时序违规场景，通过多模多角约束工程与针对性逻辑重构实现完全收敛。
•与物理设计、逻辑设计团队建立每日同步机制，提前识别并解决接口时序风险，确保流片节点零延迟。
超低功耗物联网SoC时序与功耗协同优化 - STA工程师
2022.03-2022.12
•参与超低功耗物联网SoC芯片STA工作，重点解决极低电压下的时序裕量不足问题。
•重新设计时钟树约束策略，利用门控时钟和动态电压频率调节配合多次STA迭代，将时钟树功耗降低12%。
•处理多个异步时钟域之间的时序例外，定义并验证精确的跨域路径约束，保证芯片在睡眠、唤醒等多种工作模式下的时序正确性。
•输出全芯片时序与功耗交叉分析报告，为芯片最终性能评估和功耗优化提供量化依据。
对芯片时序收敛有近乎偏执的追求，享受从网表到签核过程中每一皮秒的优化；习惯以严谨的数据分析闭环问题，对时序违例的根因定位和修复策略有直觉敏感；熟练运用静态时序分析工具链，能快速构建高效验证环境；乐于在跨职能协作中推动设计收敛，持续关注先进工艺下的时序挑战。
EDA脚本与流程自动化:
基于Tcl与Python开发数字后端时序ECO自动化工具链，自动提取PrimeTime违规报告并生成针对性修复脚本。
实现多corner时序报告批量解析与违例分类统计，通过可视化看板集中展示关键路径分布与修复进度。
将手工迭代的时序收敛流程重构为可重用、可追溯的自动化流水线，使单轮ECO周期缩短约40%，并避免人工误操作。
