188****8006niu****@***.com北京32男大规模集成电路数字后端工程师在职北京30k-40k 
•深入研读数字后端核心课程体系，包括数字集成电路设计、VLSI工艺、半导体器件物理等，系统构建了从RTL到GDSII的完整知识框架；
•在实验室主导完成基于90nm工艺的ARM Cortex-M0 SoC数字后端项目，独立负责逻辑综合、布局布线、时序及物理验证，通过多轮迭代使面积缩小15%，功耗降低20%；
•针对深亚微米时钟网络难题，提出一种结合自适应缓冲器插入与多级门控时钟的混合优化方案，显著改善时钟偏斜与功耗，该成果获评校级优秀毕业论文，并发表于国内核心期刊。
北京国芯微电子有限公司 - 数字实现部国内领先半导体设计公司技术驱动
2011.07-2016.12
大规模集成电路数字后端工程师SoC后端设计时序收敛物理验证流程自动化
北京
•负责消费电子SoC芯片的数字后端实现，主导了布局规划与电源网络设计，通过调整宏单元位置与电源条线，缓解了局部拥塞问题，使芯片面积利用率提升8%；
•独立完成多颗芯片的时钟树综合，采用CCD（Clock Concurrent Design）技术，结合多级缓冲器优化，将时钟偏差降低至50ps以内，满足了高速功能模块的严格时序要求；
•进行全芯片物理验证，使用Calibre工具排查并修复了超过2000个DRC/LVS违规，覆盖天线效应、金属密度等关键规则，确保数据库零缺陷交付流片；
•主动优化后端设计流程，编写Python脚本自动化了时序报告生成与功耗分析，减少人工迭代时间约30%，并将流程文档化，帮助新同事快速上手。
北京智芯微电子科技有限公司 - 后端设计中心创新芯片设计企业技术前沿
2017.01-2021.06
高级大规模集成电路数字后端工程师团队领导低功耗物理设计大规模芯片集成客户技术对接
北京
•带领5人团队承担AIoT芯片后端设计任务，负责芯片面积、功耗与性能的平衡优化，统筹模块划分与顶层接口规划，保证项目按期交付；
•主导了某款车规级MCU芯片的后端实现，通过多电压域与电源关断技术，使待机功耗降低28%，并顺利通过AEC-Q100可靠性认证，良率达到98%；
•与系统客户密切沟通，将模糊的性能需求转化为可执行的后端设计方案，协同解决时序收敛中的串扰与IR drop挑战，确保设计符合签核标准；
•推动团队技术演进，引入UPF（Unified Power Format）低功耗流程，并组织内部培训，使团队在低功耗物理设计上的能力显著提升，相关成果应用于多个项目。
•项目为5G终端射频芯片后端设计，作为核心成员参与，负责顶层时钟树综合与部分物理验证；
•针对射频电路对时钟抖动的严苛要求，采用H-tree与CTS混合策略，结合屏蔽线技术，将时钟偏斜控制在20ps以内，有力保障了收发机的时序精度；
•深入执行物理验证，解决多电源域之间的串扰与闩锁效应问题，并协同模拟版图工程师完成数模混合部分的DRC/LVS检查，实现一次性流片成功；
•该芯片最终应用于5G小基站设备，稳定运行，累计出货量超过50万颗，为公司在通信基础设施领域打开了市场。
•参与智能驾驶芯片后端设计项目，担任技术负责人，面对高算力NPU与CPU集群的异构集成挑战，制定整体后端实现方案；
•创新采用多级分层布局规划，将NOC总线与存储单元合理分布，使关键路径延时缩短15%，芯片整体能效比提升25%；
•优化电源网络设计，通过添加分布式去耦电容和网格加宽，将动态IR drop改善30%，确保芯片在峰值负载下稳定工作；
•项目成功流片，实测各项性能指标达到设计目标，已顺利集成于L4级自动驾驶域控制器，助力公司进军智慧出行领域。
对芯片物理实现有执着热情，每颗芯片的时序收敛与功耗优化都让我深感责任与成就感。习惯以严谨细致的态度推敲每一处布局，对设计规则和工艺约束保持高度敏感。熟练驾驭主流后端工具链，擅长在先进工艺节点下平衡性能、功耗与面积，协同前端团队高效收敛设计。乐于分享经验、带领小团队攻坚，持续关注行业新技术演进，希望在后端岗位上为下一代高性能芯片提供稳健的物理实现底座。
深亚微米低功耗物理设计方法:
深耕多电压域、电源关断、动态频率调节等先进低功耗技术，熟练运用UPF描述功耗意图并驱动后端实现，能够独立制定低功耗设计策略；
在AIoT传感器芯片项目中，综合运用电源门控与时钟门控，结合动态电压调节，成功将待机电流降低至nA级别，动态功耗下降35%以上，且时序收敛无违例；
撰写《低功耗物理设计实战手册》，并面向团队开展3次技术培训，带动部门整体低功耗设计能力提升，同时已发表3篇相关技术论文，获行业会议引用。
