•主修数字集成电路设计、CMOS模拟电路、信号处理与SoC系统架构等课程，并完成基于SIMC 180nm工艺的完整数字后端课程设计，独立使用Innovus完成从综合到签核的全流程，积累扎实的物理实现经验。
•作为队长组队参加全国大学生电子设计竞赛，设计并实现基于FPGA的实时图像边缘检测系统，负责Verilog RTL编写与硬件调试，项目获省级一等奖，锻炼了架构划分与模块复用能力。
•在导师课题组参与低功耗MCU项目，自学Tcl脚本并撰写自动化时序分析脚本，将多工艺角signoff报告的违例筛选与分类时间从半天压缩至30分钟，并辅助生成ECO指导文件。
北京芯聚科技有限公司 - 芯片实现部芯片设计服务专精特新企业
2016.07-2019.12
数字后端实现工程师模块级物理实现时序收敛后端流程搭建
北京
•负责数字后端流程搭建与优化，涵盖逻辑综合、floorplan、布局布线、时钟树综合及时序分析，支撑了多颗通信与导航芯片的顺利流片。
•参与北斗导航基带芯片的后端实现，主导数字核心模块的划分与时序约束生成，通过寄存器重定时与路径分组优化，成功将关键路径时序余量提升至0.15ns，芯片按时交付。
•与前端设计团队深度协同，针对跨时钟域和动态功耗问题，从物理实现角度提出微架构优化建议，使芯片实测主频较设计目标提升8%。
•指导3名新人，组织内部“时序收敛实战”技术分享，编写《模块级后端实现Checklist》，帮助团队将模块级交付周期缩短约20%。
北京锐志半导体科技有限公司 - 数字后端实现部先进工艺芯片设计国家高新技术企业
2020.01-2022.12
资深数字后端实现工程师大规模SoC物理实现先进工艺节点功耗优化设计流程自动化
北京
•主导AI推理芯片（7nm工艺）的全芯片数字后端实现，负责顶层floorplan、电源网络设计、多电压域规划及全芯片时序收敛，带领5人团队历时6个月完成tape-out。
•引入Innovus并行布局引擎与自研Tcl脚本，将布局迭代周期缩短30%以上；采用UPF流程实现动态电压频率调节，结合门控时钟与多阈值电压优化，最终芯片功耗较初始方案降低25%。
•针对高速SerDes模块的特殊要求，编写定制化NDR规则与Shield脚本，解决信号完整性瓶颈，并通过PrimeTime SI精准分析串扰，确保所有高速接口时序签核通过。
•作为客户技术接口，深入理解客户对芯片面积与功耗的极致需求，快速响应并提供多套floorplan备选方案，客户满意度评分连续两年位居部门前列。
超低功耗物联网MCU芯片后端实现 - 数字后端工程师
2017.03-2018.12
•负责该MCU芯片数字核心模块的物理实现，包括布局规划、时钟树综合与详细布线，覆盖规模约200万门。
•针对超低功耗应用场景，采用多阈值电压优化与智能门控时钟策略，将静态功耗降低40%，同时通过ECO流程修复了18条时序违例，最终达到时序收敛签核。
•与前端设计团队协同优化存储器接口时序，通过精细的摆放与绕线策略，确保芯片在0.6V低电压下稳定工作，并顺利通过IR-drop与信号完整性验证。
•负责该芯片的顶层布局与电源网络设计，芯片规模达800万门，采用12nm工艺，通过密集的floorplan仿真迭代，将芯片面积缩减8%。
•在布线阶段，使用Tcl脚本批量处理Shield和NDR规则，保障高速SerDes通道的严格时序与信号完整性；同时完成全芯片DRC/LVS clean，并通过金属密度与IR-drop签核。
•与封装团队合作，优化bump map布局，减少供电回路电感，使芯片核心电压降控制在5%以内，为产品量产奠定坚实基础。
EDA工具（ICC2/Innovus/PrimeTime）
Tcl/Python脚本自动化
自动化工具与流程优化:
熟练运用Python与Tcl进行后端流程自动化，曾独立开发一套基于PrimeTime的时序ECO辅助脚本，自动解析时序报告并生成可执行的修复指令，将典型时序收敛迭代缩短1天。
为项目组搭建基于Innovus的自动化网格电源分析环境，编写脚本实现多场景IR-drop报告的批量生成与热点定位，减少人工分析工作量约50%，并被多个项目复用。
