AMAZING RESUME
牛敬业
数字后端DFT工程师
188****5753niu****@***.com北京32男数字后端DFT工程师在职北京25k-35k •担任校级芯片设计兴趣小组核心成员，主导了基于28nm工艺库的时钟树综合与静态时序分析实践，深入理解后端物理实现流程。
•参与导师科研课题，协助完成一款低功耗MCU的DFT架构设计，包括边界扫描与存储器内建自测试，积累了对测试覆盖率与面积开销的优化经验。
北京芯科半导体有限公司 - 研发部高新技术企业集成电路设计
2012.07-2016.12
数字后端DFT工程师可测试性设计扫描链压缩ATPGMBIST实现
北京
•主导多款高性能SoC项目的可测试性设计，独立完成压缩扫描链插入、存储内建自测试（MBIST）及JTAG边界扫描实现，确保测试覆盖率达标。
•深度参与芯片架构评审，从DFT角度提出时序优化建议，通过复用功能引脚减少测试IO，使测试成本降低约15%。
•编写自动化测试向量生成脚本，配合测试工程师完成硅后调试，快速定位扫描链故障并给出修复方案。
•推广Tessent Scan与ATPG工具链的标准化流程，引入基于断言的可测试性分析方法，提升设计迭代效率。
北京恒创集成电路设计有限公司 - 设计部行业领先企业集成电路设计
2017.01-至今
资深数字后端DFT工程师DFT架构设计团队领导测试成本优化客户定制方案
北京
•带领4人DFT团队完成3款28nm/22nm通信芯片的DFT设计，负责项目排期、技术方案评审及风险管控，全部项目一次流片成功。
•主导新一代DFT架构设计，引入层次化扫描链和自适应测试时钟控制，将超大规模芯片的测试时间缩短40%，成本降低35%以上。
•与头部客户联合定义测试策略，针对其多芯片封装需求定制P1500测试环方案，获得客户高度认可并成功导入量产。
•建立团队技术培训体系，定期组织Tessent MBIST、故障仿真等专题分享，培养两名工程师独立承担模块级DFT设计。
•该项目为面向数据中心的高性能计算芯片，采用16nm FinFET工艺。我负责全芯片DFT设计，包括扫描链插入、MBIST控制器例化及边界扫描链配置。
•通过分析关键路径时序，调整扫描链拼接顺序，将最长扫描链长度缩短25%，有效降低测试功耗。
•设计基于Tessent的MBIST自动修复方案，实现SRAM的冗余行替换，使存储器测试良率提升至98%以上。
•协同ATE测试团队完成晶圆级测试向量生成与验证，故障覆盖率达到98.5%，协助定位并解决5个硅后边界扫描问题。
超低功耗IoT SoC DFT设计项目 - DFT团队负责人
2017.07-2019.12
•该项目为一款基于Arm Cortex-M0内核的物联网专用芯片，面向智能家居和可穿戴设备。我担任DFT团队负责人，统筹项目节点与技术方案。
•引入混合压缩扫描架构和并行测试接口，使测试时间缩短50%，同时将测试引脚数从12个减少到6个，满足封装限制。
•使用Tessent MBIST实现带系统内测试的存储器自检方案，并设计电源域感知的测试隔离，避免低功耗状态下的漏电。
•主导与前端、后端和测试团队的跨部门协作，攻克时钟域交叉扫描链延迟问题，项目提前3周交付最终网表。
痴迷于芯片可测性设计，享受从架构规划到硅后调试的完整闭环，乐于在面积、功耗与测试覆盖率之间寻找精妙平衡。做事严谨且善于系统性思考，面对复杂设计能快速定位收敛瓶颈，并自发推动流程优化。熟练驾驭主流DFT EDA平台，自如完成扫描链、压缩、边界扫描及ATPG等任务，对测试向量生成与验证有深刻理解。沟通主动，习惯与前端、验证及产品团队无缝衔接，能将量产测试需求前置到设计阶段，持续降低测试成本与风险。
知识产权:
已申请发明专利“一种适应多电压域设计的压缩扫描链配置方法”（公开号：CN202X2XXXXXX.X），通过自适应编码降低测试数据量，并减少多电压域切换时的功耗尖峰。
