•修读VLSI设计基础、数字集成电路物理设计及EDA工具原理等课程，结合先进封装导论，深入理解从RTL到GDSII的全流程以及版图对封装可靠性的影响。
•作为主力队员参加全国大学生电子设计竞赛，承担数字基带模块的版图布局与时钟树综合，使用Innovus完成布线并借助StarRC进行寄生参数提取，团队获全国二等奖。
•毕业课题为高速SerDes接收端模拟前端版图设计，基于28nm工艺，对比了保护环与深N阱隔离方案对衬底噪声的抑制效果，版图后仿真结果满足设计指标，论文获评优秀。
北京芯辰半导体有限公司 - 芯片实现部IC设计国家高新技术企业
2015.07-2019.12
•主导多款通信基带芯片的物理版图实现，从综合后网表开始，协同前端设计团队完成floorplan、电源规划与标准单元布局，确保最终PPA与迭代目标零偏差。
•运用Innovus及ICC2开展版图布局规划，重点优化时钟树综合（CTS）策略，采用多阶段时钟门控与平衡延迟技术，将芯片时钟偏斜控制在15ps以内，时序收敛效率提升30%。
•在[项目Alpha]中，通过重新规划存储宏单元位置与局部电源条纹，芯片面积缩减11%，同时静态功耗降低8%，项目成功流片并导入量产，月出货量达百万级。
•执行全套物理验证（DRC、LVS、ERC、Antenna），并建立检查脚本自动化流程，将验证周期缩短20%，及时发现并修复了多个与先进工艺规则相关的潜在可制造性隐患。
•与晶圆代工厂工程师紧密合作，解读最新工艺设计套件（PDK）中的规则变化，针对7nm EUV工艺优化双重图形技术（DPT）分解方案，提升版图良率。
北京华大九天科技有限公司 - 芯片研发中心EDA及IC设计服务创新型企业
2020.01-至今
资深数字后端版图工程师技术领导先进工艺PPA优化
北京
•带领5人版图团队完成超大规模SoC的物理设计任务，制定分级里程碑计划，采用敏捷迭代模式管理block级与顶层级交付，团队整体吞吐量提升25%。
•在[项目Beta]中主导后端实现，该车规级控制芯片目标主频800MHz，通过关键路径感知的布图优化与手动干预的时钟树微调，最终工作频率达到880MHz，超额满足规格。
•负责低功耗技术矩阵的落地，在[项目Gamma]中引入动态电压频率调整（DVFS）与多电源域（Multi-Voltage）设计，协同PR工具实现电源关断单元与隔离单元布局，芯片动态功耗降低14%，获公司年度技术突破奖。
•作为客户接口，理解国际大厂对芯片PPA的严苛要求，在版图评审中通过数据驱动的方案论证，平衡性能、功耗与面积，赢得客户信任，将合作项目拓展至新一代产品线。
•建立内部技术培训课程，主要涵盖先进工艺下版图设计规则、时序优化方法学及功耗分析工具（Voltus/RedHawk）使用，累计培养3名初级工程师成长为独立版图设计师。
人工智能加速器芯片版图设计项目 - 版图设计工程师
2017.05-2018.12
•项目背景：该AI加速器芯片面向数据中心推理场景，集成大量高带宽存储接口与可编程逻辑阵列，对版图密度与信号完整性要求极为苛刻。
•工作内容：负责整体版图布局规划，将HBM接口与计算阵列分区优化，通过定制化标准单元行布局与宏模块对齐，芯片die面积在初始评估基础上压缩9%。实施时钟树综合时，采用鱼骨形时钟网络与本地时钟缓冲器结合方案，有效降低时钟网络功耗，并保持时钟偏斜小于8ps。
•项目成果：芯片成功流片并通过板级测试，峰值算力达到设计指标，片内带宽完全满足需求，良率稳定在92%，已部署于多家云服务商的推理服务器中。
车规级MCU芯片版图设计项目 - 资深版图设计工程师
2020.03-2021.08
•项目背景：该MCU用于新能源汽车动力域控制器，需满足AEC-Q100 Grade 1可靠性标准，在-40°C至150°C宽温域下保持极低功耗与高抗干扰性能。
•工作内容：采用电源门控与多阈值电压混合优化策略，将芯片划分为常开域与可关断域，并利用保持寄存器实现状态保存，静态功耗降至目标值的60%。同时，对关键模拟模块的版图进行全定制优化，增设保护环与深N阱隔离，抑制衬底噪声耦合。
•项目成果：芯片动态功耗比竞品低12%，待机电流仅85nA，通过EMC与可靠性认证，成功量产并应用于多款量产新能源汽车的电池管理系统、电机控制单元。
异构集成技术预研:
持续跟进Chiplet与混合键合技术动向，通过IEEE期刊和代工厂先进封装设计指南，钻研UCIe规范中微凸块阵列的冗余设计与对准标记分布对版图金属层走线的影响。在[项目Theta]中，预先规划跨片通信的物理接口与热管理缓冲区域，为后续2.5D硅中介层布局预留了匹配的微凸块节距与信号隔离结构，确保封装设计一次成功。
