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对芯片物理实现与先进封装始终抱有热情,习惯从时序、功耗、面积和信号完整性多维度推敲设计收敛,愿意为每一微米的优化反复验证。具备严谨细致的工程习惯和较强的抗压能力,面对复杂约束能冷静拆解并推动闭合。擅长用 EDA 工具链完成布局布线、时序签核与物理验证,并对 FOWLP、2.5D/3D 集成方案有持续跟踪的热情,乐于探索异构集成带来的性能边界。沟通直接务实,能成为团队中稳定可靠的技术节点,希望在数字后端封装领域持续深耕,把扎实的物理设计转化为可量产的封装成果。
精通从网表到GDSII的后端物理实现,尤其擅长与封装团队协作完成IO摆位、电源分配网络优化,确保芯片-封装协同设计满足信号完整性要求。
能根据封装形式的约束(如BGA、WLCSP)调整布局策略,制定合理的时序收敛流程,保障设计一次性通过签核。
曾带领3人小组完成一款物联网芯片的时序收敛,通过每日站会和任务看板提升交付透明度,最终提前一周冻结设计。
每两周组织一次后端技术复盘,分享先进封装设计规则、低功耗策略及签核脚本优化,组内设计错误率降低30%。

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能根据封装形式的约束(如BGA、WLCSP)调整布局策略,制定合理的时序收敛流程,保障设计一次性通过签核。
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