•作为队长参加全国大学生集成电路创新创业大赛，负责7nm工艺下GPU模块的布局布线与时序收敛，获华北赛区二等奖。
•毕业设计课题《基于机器学习驱动的高性能CPU时钟树综合方法》，利用Cadence Innovus实现时钟偏差优化与功耗降低，论文获评校级优秀毕业设计。
北京芯联集成电路有限公司 - 物理实现部高新技术企业
2017.07-2022.06
数字后端优化工程师物理设计时序收敛功耗完整性设计规则验证
北京
•主导多款通信芯片的后端实现，涵盖5G基带与网络处理器，聚焦时序收敛、功耗完整性及面积优化，确保流片一次成功。
•与前端RTL团队深度协同，在设计早期介入，制定并迭代物理约束（SDC），将时序收敛周期缩短约20%。
•运用Synopsys ICC2与PrimeTime进行布局布线及多场景多模式时序分析，通过CCD优化与路径复制技术，芯片关键路径时序裕量提升18%。
•负责物理验证全流程，高效解决复杂时钟结构下的DRC、LVS违规，并主导修复版图天线效应，确保投片零重大缺陷。
•推进低功耗设计，采用UPF流程定义多电压域，结合电源门控与细粒度时钟门控，芯片动态功耗降低22%。
•组织部门内部技术分享，编写《后端设计Checklist》与《时序快速收敛指南》，并承担新员工导师，提升团队标准化水平。
北京锐思微电子有限公司 - 后端设计部集成电路设计企业
2013.07-2017.06
数字后端工程师时钟树设计布线策略时序收敛物理验证
北京
•参与多款网络处理器及物联网芯片后端设计，主攻时钟树综合、布线优化与面积压缩，成功交付多个Tapeout项目。
•分析芯片全角时序报告，识别跨时钟域关键路径，采用前瞻性时钟树策略与多阈值标准单元，建立时间裕量提升12%。
•实施面积优化，通过模块布局重构、金属层走线规划与逻辑重组，将芯片面积缩减9%，成本显著下降。
•与模拟版图团队紧密协作，解决数模混合信号集成中的串扰与噪声容限问题，确保物理设计符合先进工艺设计规则。
•独立撰写《后端设计规范》与《时序收敛指导手册》，沉淀项目经验，为后续同类设计提供模板与参考。
•在部门内主导“先进工艺下后端优化挑战”主题研讨，分享时钟树偏差控制与IR Drop分析技巧，促进团队技术交流。
高算力AI加速芯片后端实现项目 - 时序优化负责人
2020.01-2021.12
•作为时序优化负责人，带领3人小组完成高算力AI加速芯片的物理设计，确保时序收敛与功耗目标。
•针对AI芯片大量并行计算阵列，采用多场景多模式STA分析，通过重定时、逻辑复制与驱动强度优化，芯片工作频率从800MHz提升至1GHz。
•协同功耗优化，利用时钟门控与局部电源关断技术，在保持时序的前提下将动态功耗降低18%。
•与RTL设计团队迭代优化，快速响应设计变更，建立时序收敛自动化流程，使一次通过率提高30%。
•项目成功流片，芯片性能达到业界一流水平，已应用于智能驾驶域控制器与数据中心加速卡。
•主导超低功耗射频通信芯片后端实现，统筹时序、功耗与面积目标，制定全流程Signoff标准。
•利用Innovus进行布局布线，设计低功耗时钟树结构，采用多级时钟门控与缓冲器优化，片内时钟偏差控制在50ps以内。
•推行多电压域与衬底偏置技术，结合功耗完整性分析，将待机功耗降低35%，远超产品规格书要求。
•项目顺利量产，芯片功耗指标领先同期竞品，广泛应用于智能水表、可穿戴设备及工业传感器节点。
发明专利:
发明《一种基于时序路径分组的多阈值电压优化方法》已获授权（专利号：ZL2024XXXXXX），该方案在先进工艺节点下有效降低漏电功耗，已集成于公司物理设计流程。
学术论文:
合作撰写的《面向信号完整性的先进封装电源分配网络协同优化》发表于《电子与封装》期刊，被引用8次，为芯片-封装协同设计提供了工程化思路。
