一直着迷于数字逻辑在硬件上精准运行的确定性，尤其享受将复杂算法转化为流水线、把时序收敛做到极致的快感。做事严谨，对代码的可综合性与资源利用率有近乎偏执的要求，习惯在系统层面做减法，以换取关键路径的稳定与高效。能熟练运用Verilog和VHDL进行设计，对主流FPGA开发环境及板级验证流程有长期实战积累，善于从模块验证快速推进到整机联调。有带领小团队攻克技术难关的经历，坚持用清晰的文档和简练的代码降低协作成本，同时保持对自适应SoC等新架构的敏感，希望在实时系统领域持续打磨出高性能、高可靠的产品。