ARAMAZING RESUME
牛敬业
FPGA视频处理开发工程师
188****3970niu****@***.com北京30男FPGA视频处理开发工程师在职北京25k-35k •核心课程：数字信号处理、图像处理、微机原理与接口技术，课程设计实现基于FPGA的实时视频边缘检测模块。
•选修并实践《视频处理与FPGA加速》课程，独立完成1080P视频流采集与DP接口显示的硬件调试。
•竞赛经历：作为队长带队参加电子设计竞赛，项目‘实时视频超分辨率重建’获校级一等奖，主导RTL编码与片内数据流优化。
北京锐视科技有限公司 - 研发部高新技术企业专注视频技术
2015.07-2018.12
FPGA视频处理开发工程师实时图像处理Verilog/SystemVerilog开发视频接口调试
北京
•负责公司视频会议系统FPGA加速卡中视频采集与缩放模块的方案设计，参与客户需求评审并制定详细的技术规格书。
•使用Verilog实现MIPI CSI-2接口协议，对接多种CMOS图像传感器，完成RAW数据到RGB的转换流水线。
•主导DDR3存储控制器的调试与优化，通过引入仲裁机制和读写缓存，解决多路视频流并发写入时的数据冲突问题。
•与硬件工程师协同完成高速PCB设计，重点验证了FPGA与PHY芯片之间的RGMII接口时序，确保千兆以太网传输零丢包。
•持续跟踪H.266/VVC标准进展，对硬件编码器架构进行预研，通过资源共享和流水线复用，使编码模块的资源占用率降低了18%。
北京视创科技有限公司 - 研发中心行业领先创新型企业
2019.01-至今
资深FPGA视频处理开发工程师系统架构规划技术团队管理方案交付
北京
•作为技术负责人，带领5人团队承接某工业视觉检测系统FPGA核心板开发，成功交付并通过客户验收。
•主导系统架构设计，采用多级流水线结合AXI4总线，实现高吞吐量图像处理，单板支持16路2K视频流实时分析。
•深入理解客户对缺陷检测精度的要求，定制化开发形态学滤波与连通域标记加速模块，将检测耗时缩短40%。
•建立团队代码审查与模块级验证规范，引入SystemVerilog断言，使模块交付的一次通过率提升至95%以上。
•管理项目进度，协调硬件、算法与结构资源，通过提前识别关键路径风险，将成本偏差控制在3%以内。
高速公路视频监控FPGA前端处理项目 - 核心开发工程师
2016.05-2017.12
•该项目为高速公路智能视频分析系统中的FPGA前端图像预处理模块开发。
•负责采集多路监控摄像头的视频流，支持最高12路1080P@30fps，进行去雾、宽动态范围校正等预处理操作。
•采用流水线并行处理架构，将单路视频预处理延时压缩至30ms以内，同时保证帧率稳定。
•与算法工程师配合，将处理后的视频数据按照AXI-Stream格式输出，为后续车辆检测、轨迹跟踪等算法提供高质量数据源。
•通过优化逻辑资源和内存带宽，使FPGA芯片BRAM占用率降低25%，并成功将设计移植到更低成本的器件上。
•参与新一代视频会议终端FPGA编解码模块开发，负责视频信号处理链路实现。
•实现H.265 Main Profile的硬件解码，支持4K@60fps输入，并完成缩放、色彩空间转换以及帧率适配等功能。
•针对超高清视频码流突发性强的特点，设计基于DDR4的多通道缓存调度机制，确保解码画面无卡顿和撕裂。
•优化HDMI 2.0输出时序，通过动态调整TMDS时钟相位，解决长线传输下的信号完整性问题，达到商用级显示效果。
•与嵌入式软件团队协作，完成FPGA与ARM主控之间的PCIe 2.0通信接口调试，实现系统整体功能集成。
我是一名对FPGA视频处理技术充满探索热情的工程师，喜欢在代码与硬件之间寻找最优解，对每一帧像素的质量与实时性都有近乎偏执的追求。工作中我习惯从时序约束、资源规划到仿真验证全链路严格把关，善于通过流水线设计和并行处理把性能瓶颈逐一击穿。同时，我乐于与团队共同攻克技术难题，在需求沟通与方案讨论中总能保持开放和务实的心态。目前希望在一个更复杂的视频处理场景中持续深耕，用扎实的工程能力交付可靠、高效的产品。
视频算法仿真与定点化设计:
熟练运用MATLAB与Simulink进行视频处理算法的高层次仿真与定点化建模，搭建完整的视频链路（降噪、缩放、色彩增强）以快速评估性能与资源消耗，为FPGA流水线设计提供数据支撑。例如，在视频3D降噪算法开发中，通过MATLAB对比了时域递归滤波与运动自适应滤波的效果，最终选择运动自适应方案并完成定点化，FPGA实现后峰值信噪比提升2.3dB，且有效抑制了拖影。
