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具备7年以上FPGA通信开发经验,精通物理层算法实现与高速接口设计,能够独立完成从算法建模到RTL交付的全流程;曾担任技术骨干与团队负责人,擅长资源规划、技术难点攻克及开发流程优化;注重知识传承与文档标准化,善于跨团队协作,适应快速迭代的通信产品研发节奏。
擅长用Verilog构建可综合的状态机,主导过AXI-Stream总线的从机设计,确保无背压数据流传输;
应用SystemVerilog接口与受约束随机激励,在SVA中定义协议时序断言,覆盖了100%的帧同步异常场景。
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