AMAZING RESUME
牛敬业
FPGA高速接口开发工程师
常怀探索之心，以实干沉淀自身价值
188****9827niu****@***.com北京30男FPGA高速接口开发工程师在职北京25k-35k •• 系统修读高速数字电路设计、可编程逻辑器件原理、信号完整性与电源完整性分析等课程，尤其对 SerDes 架构与时钟数据恢复技术产生浓厚兴趣，并基于 FPGA 完成了一个带预加重和均衡的 8B/10B 编码高速串行收发器课程设计。
•• 在电子设计竞赛中担任 FPGA 逻辑主设，负责多通道高速 ADC 数据采集与 JESD204B 接口逻辑开发，获省级一等奖，完整经历了从 RTL 设计、时序收敛到上板眼图测试的工程闭环。
北京华睿电子科技有限公司 - 研发部高新技术企业行业领先
2014.07-2018.12
FPGA高速接口开发工程师高速串行接口FPGA时序收敛雷达信号处理
北京
•• 负责某型雷达中频信号采集系统的FPGA高速接口开发，采用JESD204B接口实现多通道采集数据的同步缓存，将单通道速率提升至5Gbps，满足相控阵雷达对宽带信号的实时处理要求。
•• 主导设计了基于PCIe Gen4的DMA引擎，完成与上位机的低延迟数据交互，通过优化描述符链和中断合并逻辑，使小包传输效率提升35%，并保证接口误码率优于1e-13。
•• 参与技术攻关，解决了高速收发器因电源噪声引起的眼图闭合问题，通过约束时钟区域和优化PCB反馈路径，使链路裕量从0.2UI提升至0.45UI，为项目争取了2个月的调试窗口。
北京星驰半导体技术有限公司 - 硬件开发部通信领域知名企业创新型企业
2019.01-2022.05
高级FPGA高速接口开发工程师接口IP开发车载以太网团队技术管理
北京
•• 带领团队完成车载以太网网关中FPGA高速接口模块开发，采用多速率SerDes实现100G/40G自适应光口，支持TSN协议栈的硬件加速，使多域控制器间的通信带宽提升50%。
•• 负责制定团队代码规范与模块化验证流程，通过构建可复用的接口IP库，将新项目启动周期缩短40%，显著提升团队吞吐能力。
•• 与整车厂技术团队紧密合作，根据域集中架构需求定制FPGA接口方案，成功交付三个量产车型项目，客户年度质量评审均获A级评价。
分布式存储节点高速背板互联项目 - FPGA接口开发工程师
2016.03-2017.09
•• 项目背景：为某数据中心级分布式存储节点设计高速无源背板互联方案，要求实现多节点间低延迟、冗余交换。
•• 项目职责：作为核心成员，负责FPGA端的高速通道逻辑设计。采用强纠错编码的SerDes实现16通道12.5Gbps的背板互联，通过FPGA内部的仲裁与交换矩阵，实现报文的无阻塞转发。
•• 项目成果：成功实现系统总吞吐量达200Gbps，链路误码率低于1e-18，通过了72小时满负荷压力测试，使存储节点间的数据重构带宽提升60%，助力产品获得运营商集采入围资格。
医疗影像探测器GigE Vision接口开发项目 - FPGA接口开发工程师
2020.03-2020.12
•• 项目背景：针对无损检测用平板探测器的实时成像需求，开发基于FPGA的GigE Vision接口模块。
•• 项目职责：独立承担FPGA端的GVCP/GVSP协议栈与图像封装设计。设计了像素流水线，实现探测器原始数据的实时帧重组与打包，通过优化内存带宽和Scatter-Gather DMA，使像素时钟稳定在100MHz。
•• 项目成果：模块成功应用于口腔CBCT的探测器组件，实现了1.2GB/s的稳定图像传输，支持连续曝光下的零丢帧成像，将探测器启动时间缩短至2秒，并帮助客户产品通过FDA二级认证。
对高速信号完整性有近乎苛刻的追求，享受从协议理解到时序收敛的全流程调试，乐于在示波器与逻辑分析仪前追踪每一比特的波形质量。自驱严谨，习惯先仿真再上板，对跨时钟域与信号抖动问题保持敏感，具备扎实的SerDes/PCIe/DDR设计验证能力。注重技术文档沉淀与团队知识共享，期望在FPGA接口开发领域持续攻坚，让数据通路更可靠。
高速接口调试与测量实践:
熟练使用实时示波器、矢量网络分析仪和 TDR 模块进行高速链路阻抗剖面与插损回损测试，能够基于 S 参数建立通道模型并提取 IBIS-AMI 模型进行端到端仿真。
通过搭建误码率测试平台，对自研的 PCIe Gen3 接口进行压力测试，定位并消除了由电源地弹引起的周期性突发误码，使链路误码率降至 1E-15 以下，保障了系统长时间稳定运行。
