•主修数字逻辑与处理器设计、嵌入式系统、通信电子线路等课程，对硬件描述语言产生浓厚兴趣，课余自学SystemVerilog并在Zynq开发板上完成数字钟、序列检测器等小实验。
•加入校集成电路创新基地，担任FPGA项目组组长，组织成员实现了基于FPGA的音频频谱分析仪、数字电压表等作品，并带队获得全国大学生集成电路创新创业大赛华北赛区一等奖。
•利用假期在开放实验室维护Xilinx Artix-7开发平台，编写了结合Vivado的入门级实验指导书，并录制配套操作视频，帮助低年级同学快速搭建开发环境。
烽火通信科技股份有限公司 - 宽带产品线通信设备领军企业央企上市公司
2016.07-2020.12
FPGA系统开发工程师高速接口设计基带处理时序收敛通信协议实现
北京
•主导5G基站基带处理单元FPGA开发，基于Xilinx UltraScale+器件，设计并实现了低时延的物理层协议加速引擎，通过流水线重构与并行化，将下行数据处理吞吐量提升40%。
•深度参与系统需求拆解与架构设计，与射频、算法及软件团队协同，攻克了多速率数据流切换与精确时钟同步等关键难题，编写了完整的FPGA接口规范与设计文档。
•搭建了自动化回归测试环境，利用Tcl脚本驱动Vivado仿真流程，并开发了一系列断言与覆盖率收集脚本，将模块级验证周期缩短了25%。
北京和利时系统工程有限公司 - 智能装备事业部工业自动化龙头企业国家级高新技术企业
2021.01-2023.06
FPGA系统开发工程师运动控制逻辑实时系统工业总线硬件加速
北京
•负责工业机器人多轴运动控制系统的FPGA敏捷开发，选用Altera Cyclone V系列，实现了高精度插补算法与实时EtherCAT总线从站控制器，逻辑资源利用率优化至68%，显著降低BOM成本。
•带领4人小组完成三款控制器的FPGA交付，制定模块划分与接口标准，推广了基于UVM的通用验证组件，并定期组织代码审查与技术分享，提升团队整体设计素养。
•深入客户现场进行技术诊断，针对焊接机器人抖动问题，通过修改路径平滑滤波逻辑与增加振动抑制模块，使末端定位精度提升至±0.02mm，获得客户书面感谢。
多路视频拼接与传输FPGA平台开发 - FPGA开发工程师
2017.05-2018.12
•项目背景：为满足智慧交通监控对超广角低延迟视频的需求，公司立项开发多路视频实时拼接系统。
•项目内容：作为FPGA主设计，承担采集、拼接与编码传输模块的开发。采用DDR3高速缓存实现4路1080p视频帧对齐，并用几何变换流水线完成实时拼接，通过AXI4-Stream接口输出。
•项目成果：平台在测试中实现端到端延迟低于65ms，拼接误差小于1像素，已成功部署于城市快速路智能监控杆，全年稳定运行，支撑了多起违章抓拍与流量分析。
基于FPGA的工业视觉缺陷检测加速平台 - FPGA开发工程师
2021.03-2022.08
•项目背景：推动智能制造产线升级，将AI视觉检测引入手机玻璃盖板瑕疵筛分工位。
•项目内容：负责FPGA加速模块开发，将卷积神经网络推理引擎映射到Zynq MPSoC的PL端，实现卷积层定点化并行计算，与PS端ARM协同完成图像预处理与后处理。
•项目成果：单张图片推理耗时从嵌入式CPU的180ms降至18ms，能效比提升8倍，现场检测准确率99.5%，成功替代了进口视觉系统，该项目获公司年度技术创新奖。
Xilinx Vivado & Vitis 开发环境 高速接口设计（PCIe/DDR/Ethernet） Python与自动化验证:
熟练使用Python编写自动化比特流生成与FPGA配置脚本，结合PyRTL构建参考模型，实现RTL仿真激励的自动生成与结果比对，加速数字模块的原型验证。
在FPGA板级调试中，利用Python解析Vivado时序报告，批量提取关键路径信息并生成约束建议，同时结合逻辑分析仪导出数据自动绘制时序波形，辅助快速定位违反窗口。
