•参加全国大学生电子设计竞赛，负责FPGA控制模块开发，实现多轴运动实时插补，获省级一等奖。
•毕业设计课题为“基于FPGA的激光雷达点云实时目标检测”，独立完成MIPI接口逻辑与CNN加速器设计，获评院级优秀毕业论文。
FPGA逻辑设计工程师数字逻辑设计高速接口开发系统集成测试
北京
•参与多款工业控制设备的FPGA逻辑开发，独立完成关键模块的RTL设计与时序收敛，通过重写状态机与流水线重构，将关键路径吞吐量提升25%。
•与硬件团队协同进行板级调试，定位并解决跨时钟域同步失效、高速信号完整性问题，保障产品在严苛环境下稳定运行。
•组织内部技术分享会，编写《FPGA设计规范与常见陷阱》手册，帮助多位新人快速理解时序约束与仿真验证流程，提升团队交付质量。
北京某集成电路设计公司 - FPGA设计部集成电路设计
2022.01-至今
资深FPGA逻辑设计工程师架构设计算法加速团队管理
北京
•主导通信基带处理单元的FPGA架构选型与方案设计，带领团队完成模块划分、接口定义及资源预估，成功推动项目进入量产阶段。
•针对OFDM解调算法，采用多通道并行处理与折叠流水线结构，将处理延迟降低40%，同时LUT资源消耗减少18%。
•持续关注FPGA异构计算与HLS技术趋势，尝试将部分控制逻辑以C++ HLS快速原型，缩短开发周期。
•攻克多通道10Gbps SerDes数据对齐与协议解析难题，并申请2项发明专利。
4G/LTE小基站FPGA基带处理单元开发 - FPGA设计工程师
2019.01-2020.12
•项目背景：为满足4G小基站对紧凑型基带处理的需求，开发基于FPGA的高集成度基带处理单元，实现物理层核心算法。
•项目职责：负责上行链路接收机的逻辑设计与实现，使用Verilog完成FFT、信道估计、解映射等模块的RTL编码与仿真验证。
•技术亮点：采用时分复用架构减少DSP资源消耗，利用多级流水线提升FFT吞吐率，并通过静态时序分析确保时钟约束满足。
•项目成果：单板支持2T2R配置，最大吞吐量达150Mbps，已应用于3款商用小基站，累计出货超10万片。
智能电网数据采集与集中控制FPGA平台开发 - 资深FPGA逻辑设计工程师
2022.02-2023.06
•项目背景：开发一款面向智能变电站的FPGA汇聚平台，实现多路模拟量采集、事件记录与远程控制指令下发。
•项目职责：主导FPGA逻辑架构设计，包括多通道ADC接口、IRIG-B对时模块、自定义控制总线及数据打包上传单元。
•技术创新：设计基于令牌环的片内总线调度机制，保证多主控模块的无冲突访问；采用双端口RAM实现跨时钟域数据缓存，降低亚稳态风险。
•项目成效：平台可同步采集128路交流信号，控制响应延迟小于0.5ms，已在6座110kV变电站投运，故障录波准确率提升至99.5%。
发明专利:
提出“一种基于FPGA的脉冲神经网络加速器”及“一种多通道数据同步采集方法”，获2项发明专利授权。
相关专利已应用于自动驾驶感知系统与工业机器视觉检测设备，大幅提升实时处理吞吐量，并降低端侧功耗与物料成本。
