牛敬业
FPGA大数据开发工程师
BUSINESS PROFILE
电话188****1599
邮箱niu****@***.com
城市北京
年龄30
性别男
求职状态在职
•参加全国大学生FPGA创新设计大赛，设计并实现了一个基于FPGA的AES加密引擎，用于大数据分布式存储的安全加速，通过并行流水线优化吞吐量达到X Gbps。
•在课程实践中，用Verilog开发了支持AXI-Stream协议的DMA控制器，实现与主机的高速数据搬移，并利用SystemVerilog构建了UVM验证环境。
•自学了HLS工具，尝试将Hadoop中的MapReduce任务卸载到FPGA加速卡上，提升了数据预处理阶段的效率。
北京启明信息技术有限公司 - 硬件开发一部高新技术企业数据加速方案
2015 - 07-2018 - 12
FPGA开发工程师FPGA逻辑开发高速并行接口信号处理流水线原型验证
北京
•基于Intel Cyclone V系列芯片，主导工业传感器数据汇聚与预处理模块的逻辑设计，实现16通道SPI与I2C并行采集，数据处理带宽达到800Mbps，并通过流水线设计将数据封装延迟降低40%，有效支撑了产线设备状态监测系统。
•参与实时数据分析平台的FPGA加速开发，针对频繁的窗口聚合运算，设计了基于移位寄存器的无阻塞流水线，使典型查询响应时间缩短35%，显著提升了边缘端数据处理效率。
•与嵌入式团队紧密配合，完成FPGA与ARM Cortex-A9的AXI总线互联调试，制定节点间数据握手协议，保证了多板卡间数据同步的确定性，成功落地三个智能制造项目。
北京星辰数据科技有限公司 - 大数据研发中心行业领军企业实时数据处理
2019 - 01-至今
资深FPGA大数据开发工程师并行计算架构算法硬件映射系统级优化技术团队管理
北京
•主导面向金融风控的场景化FPGA加速方案设计，采用多级流水的数据流处理架构，将单板实时处理能力提升至1.5Gbps，满足千万级事件/秒的复杂规则评估需求，做到毫秒级风险预警。
•带领团队攻克了多种统计模型在FPGA上的高效映射，基于CORDIC算法实现指数、对数等超越函数运算单元，在Xilinx Kintex UltraScale+上达到200ns以内的运算延迟，关键指标达到业界领先水平。
•负责团队代码质量和能力建设，建立了从RTL静态检查、约束模板到自动化回归测试的完整质量体系，组织多轮技术专题分享，推动团队整体设计交付效率提升30%以上。
•项目背景：为航天领域客户开发卫星遥感数据预处理FPGA加速方案，需对海量多光谱图像进行实时辐射校正与几何校正，以支撑后续情报分析。
•项目职责：作为核心开发人员，负责FPGA逻辑设计和算法实现。采用行缓存与帧缓存并行流水线结构，优化乘加阵列实现卷积运算，在有限逻辑资源下实现单通道1.2GB/s的处理能力。通过精细的时序约束，使所有路径在400MHz主频下稳定收敛。
•项目成果：成功交付了可配置的预处理加速模块，处理延迟控制在900ns以内，几何校正精度达到亚像素级，模块已集成于多颗卫星地面接收站的数据处理链路中，运行稳定。
工业时序数据库FPGA加速引擎 - 架构师兼核心开发
2016 - 03-2017 - 10
•项目背景：为某大型工业物联网平台开发时序数据库的FPGA加速查询引擎，需支持每秒百万数据点的持久化写入与多维聚合查询，以解决传统方案在千万级标签下的性能瓶颈。
•项目职责：负责整体架构设计，设计基于PCIe 3.0 x8的高速数据通路，实现数据压缩、解压与哈希索引的硬件加速模块。采用多通道DDR4控制器实现高带宽共享存储，并通过任务调度器均衡多个查询请求的并发处理。
•项目成果：完成加速引擎的FPGA实现，单节点典型查询吞吐量较纯软件方案提升10倍，95分位查询延迟降至50微秒以内，已部署于多家大型制造企业的数据平台，显著降低了实时看板与报警系统的响应延迟。
我对硬件并行计算与数据加速有天然的亲近感，享受在时钟周期和资源约束下反复推敲架构、追求极致吞吐的工程乐趣。日常工作中养成了严谨的时序收敛习惯和代码可维护性意识，对流水线设计、存储带宽优化敏感，能主动在性能与面积之间寻找平衡点。具备将数据处理与计算密集型算法高效映射为RTL的能力，熟悉主流FPGA生态，习惯通过仿真与上板验证闭环保障可靠性。模块间协作时，我善于用技术语言对齐软件与算法团队预期，推动从原型到落地的稳定迭代。希望持续投身大数据与FPGA结合的异构加速领域，把对低延迟、高并发的理解转化为务实的设计。
信号完整性分析与调试:
精通使用TDR阻抗分析仪和高速示波器，完成过PCIe Gen3链路信号完整性测试与眼图优化，确保FPGA板卡在高速数据传输下的可靠性。
擅长利用Vivado内置逻辑分析仪（ILA）和JTAG-to-AXI Master进行在线调试，快速定位复杂时序违规，曾解决过DDR4控制器读写数据错位问题。
具备电源完整性仿真经验，使用Sigrity工具优化PDN设计，降低高速电路噪声。
自动化验证与数据处理:
熟练使用Python编写可综合的RTL生成器，针对不同数据宽度自动生成Verilog模块，并集成到自动化回归平台。
开发了基于cocotb的验证框架，结合随机化测试和覆盖率收集，将FPGA IP的验证周期缩短30%。
利用Python与PySerial库实现与FPGA的串行通信，批量采集传感器数据并进行实时FFT分析，用于边缘计算设备调试。
