教育经历

哈尔滨工业大学 - 本科985211双一流

2009.09-2013.06

电子信息工程

•深耕 Verilog 硬件描述语言与时序收敛理论，完成数字系统架构设计核心课程学习。

•依托电子设计竞赛平台搭建高速信号处理链路，强化硬件调试技能与跨学科团队协作效能。

工作经历

中兴通讯股份有限公司 - 无线产品部行业领先

2013.07-2017.12

FPGA开发工程师高速链路工业控制

北京

•负责某工业级高速采集设备的FPGA核心逻辑开发，使用Verilog实现多通道数据链路处理单元，通过精细化的流水线设计与时钟域交叉优化，使数据吞吐率提升35%。

•深度参与系统级需求评审，与模拟电路团队及嵌入式软件团队保持高频对齐，确保FPGA模块接口协议与整体硬件架构无缝衔接，保障多个迭代版本按期交付。

•主导部门FPGA开发规范落地，建立代码静态检查与仿真覆盖率标准，并组织内部技术培训，使团队整体开发周期缩短20%。

寒武纪科技股份有限公司 - 智能芯片研发部人工智能

2018.01-2021.08

高级FPGA开发工程师异构计算系统架构

北京

•带领团队攻坚某智能计算卡的FPGA开发任务，主导系统级架构设计与关键数据处理模块实现。引入先进的高性能计算IP核，使加速卡算力达到行业前沿水平，项目量产上市后推动相关产品线市占率增长12%。

•针对高并发场景进行FPGA资源动态调度优化，在维持峰值性能的同时，将单芯片功耗降低22%。与晶圆厂及封测供应商深度协作，解决量产阶段的热设计与信号完整性难题。

•驱动团队在异构计算领域进行技术攻关，主导申请FPGA相关核心技术专利2项，巩固公司技术护城河。定期举办架构评审与技术沙龙，提升团队整体技术视野。

项目经历

工业网关高速数据采集与处理模块开发 - 核心开发

2015.03-2017.06

中兴通讯股份有限公司

•项目背景：针对工业现场对多路传感器信号实时采集与分析的严苛要求，开发基于FPGA的高速数据采集与处理模块。

•技术实现：采用Verilog HDL实现并行信号采集逻辑与数字滤波算法。通过优化数据流水线与时钟资源分配，使信号处理延迟降低45%，系统吞吐量提升60%。

•项目成果：模块成功集成至多款工业网关产品中，在复杂电磁环境下表现出优异的稳定性，帮助公司获取了某大型制造企业的批量订单。

视频流处理与传输加速系统开发 - 架构设计师

2019.05-2021.03

寒武纪科技股份有限公司

•项目背景：面向云端视频处理场景，针对高带宽视频流传输与实时编解码需求，设计基于FPGA的加速系统。

•技术实现：设计并实现高速串行接口（PCIe Gen4、SerDes），打通数据高速通路。结合硬件加速与算法压缩技术，使视频流压缩比提升55%，处理速率达到200Gbps。

•项目成果：系统在多个视频云平台部署，有效降低了存储带宽成本35%，提升了内容分发效率，获得客户技术团队的高度评价。

技能专长

Verilog / SystemVerilog

数字系统架构与模块化设计

数据流架构与流水线优化

Xilinx Vivado / Intel Quartus 全栈工具链

低功耗设计方法学

荣誉奖项

中兴通讯技术卓越奖（2018年）

寒武纪核心技术创新奖（2022年）

其他信息

核心专利技术成果:

主导申请《高速接口信号重构与噪声抑制》等 2 项发明专利，验证了 FPGA 在 PHY 层优化方案的可行性，为底层驱动开发提供技术储备。

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牛敬业

188****1787

niu****@***.com

北京

男

高级FPGA开发工程师

在职

北京

30k-50k

个人总结

对硬件逻辑有着近乎偏执的热爱，坚信代码的每一行都应服务于高效与稳定。性格严谨细致，习惯在时序约束与资源优化中寻找平衡，对时序收敛与功耗控制有敏锐的直觉。精通Verilog与SystemVerilog，熟悉Xilinx与Intel全栈工具链，擅长从系统架构到RTL实现的完整落地。乐于在技术社区分享FPGA开发心得，并能在复杂并行系统设计中提炼出可复用的模块化方案。期望在高速数据处理或智能计算领域深耕，以技术驱动硬件创新。