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牛敬业

资深FPGA开发工程师

188****0146niu****@***.com北京35男资深FPGA开发工程师在职北京30k-50k

教育经历

华中科技大学 - 本科双一流

2006.09-2010.06

电子信息工程

•• 深入钻研EDA技术与FPGA原型验证、高速电路设计等课程，构建起从系统建模到硬件实现的完整知识链。

•• 作为主力队员参加全国大学生集成电路创新创业大赛，主导基于FPGA的实时目标检测加速器设计，强化了算法-架构协同优化与项目交付能力。

工作经历

北京信威通信技术有限公司 - 核心网产品研发部国家级高新技术企业

2010.07-2016.12

FPGA开发工程师数字逻辑设计项目交付

北京

•• 主导公司4G/5G基站设备的FPGA基带处理模块开发，负责需求分析、方案设计、RTL编码及验证。在[某型号分布式基站]项目中，优化了流水线架构，使系统处理速度提升25%，逻辑资源利用率提高18%，产品性能达到业界领先水平。

•• 带领5人FPGA开发小组，完成多个版本迭代，指导初级工程师掌握时序约束与优化技巧，通过代码审查和知识分享，显著提升团队代码质量与交付效率。

•• 与硬件、射频、软件团队高效协同，参与整机联调，解决时钟域交叉、高速接口稳定性等难题，保障产品按时通过运营商入网测试。

北京大唐移动通信设备有限公司 - 无线系统研发部通信设备制造商

2017.01-2021.08

资深FPGA开发工程师算法硬件加速技术方案支持

北京

•• 负责公司新一代通信设备的FPGA算法实现与优化，针对[5G NR物理层协议]，设计低延迟FPGA处理方案，在保证性能的前提下，降低了20%的动态功耗，节省了15%的硬件成本。

•• 参与公司研发流程优化，制定FPGA开发规范与代码模板，提高开发效率与代码质量。主导FPGA IP核的开发与维护，实现多个通用IP核的复用，缩短项目开发周期30%。

•• 与客户技术团队深度对接，准确理解需求并提供定制化技术方案，成功支持多个重点客户项目，提升了客户满意度和产品竞争力。

项目经历

多通道雷达信号处理FPGA加速系统 - 技术负责人

2013.03-2015.12

北京信威通信技术有限公司

•• 项目背景：为满足雷达探测领域高实时性数据处理需求，开发基于FPGA的多通道加速系统。

•• 技术实现：采用JESD204B高速ADC接口，实现4通道1GSPS数据采集；设计全流水并行处理架构，完成数字下变频、脉冲压缩、恒虚警检测等算法，处理延迟小于200ns。

•• 项目成果：系统成功应用于气象雷达与航管雷达，产品量产数千台，为公司带来可观营收，获得客户高度认可，相关技术申请专利5项。

100G以太网MAC层FPGA实现 - 主设计师

2018.05-2020.10

北京大唐移动通信设备有限公司

•• 项目背景：针对5G承载网设备，开发基于FPGA的100G以太网MAC层处理模块。

•• 技术实现：实现IEEE 802.3ba 100GE MAC层协议，完成4路25G SerDes接口设计，支持100Gbps线速处理；设计帧同步、CRC校验、前向纠错等逻辑，链路误码率低于1e-12。

•• 项目成果：模块通过运营商严格测试，已大规模应用于5G承载网，单模块成本降低20%，功耗降低15%，提升了公司5G产品市场竞争力。

个人总结

我是一名痴迷于FPGA技术的工程师，11年来始终专注于数字逻辑设计，从代码到系统都追求极致性能与可靠性。我享受在资源与时序的约束下寻找最优解，也乐于将复杂算法转化为高效硬件实现。我具备扎实的通信与信号处理功底，能快速驾驭新兴技术，带领团队攻克技术难关。我坚信持续学习与实践是工程师的立身之本，期待在更广阔的平台上，用FPGA赋能更多创新产品。

技能专长

FPGA原型验证

Verilog/SystemVerilog

FPGA架构设计与优化

高速串行接口（SerDes、JESD204B等）

数字信号处理FPGA实现

时序约束与静态时序分析

荣誉奖项

信威年度技术创新奖

大唐优秀项目团队奖

语言能力

英语

其他信息

标准制定与前沿跟踪:

• 加入《基于FPGA的深度学习推理加速器接口规范》行业标准起草组，独立完成时序约束与模块互连条款的撰写，增强了公司在AI硬件标准生态中的声音。

• 密切跟进JEDEC、PCI-SIG等组织的高速互连与存储接口白皮书，将LPDDR5X控制器设计思路引入下一代产品预研，加速技术迭代。

开源生态建设:

• 在GitHub维护并开源4个FPGA IP核，包含可配置卷积加速单元、JESD204B接口逻辑等，累计获得上千次克隆与超过400个star，有效扩大了个人技术辐射圈并反哺公司IP库。

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