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我痴迷于用 FPGA 构建稳定可靠的工业控制系统,对时序收敛和资源利用有近乎偏执的追求。习惯以严谨的逻辑设计应对高实时性控制需求,并享受在调试中解决现场干扰与异常的过程。乐于与硬件、算法团队紧密协同,持续关注工业以太网等新协议演进,希望在一个注重长期价值的平台做有耐用品质的控制产品。
熟练运用Vivado与Quartus Prime进行全流程开发,曾通过约束优化与静态时序分析解决复杂设计中的时序收敛难题,并编写Tcl脚本提升综合效率。
精通ModelSim/QuestaSim仿真,擅长搭建带UVM的验证环境;配合SignalTap逻辑分析仪与高速示波器,快速定位板上毛刺与通信异常,实现硬件调试闭环。
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