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对高可靠数字逻辑设计充满热情,习惯以代码洁癖对待每一行RTL,推崇航空航天领域对规范的严苛要求。具备扎实的复杂系统架构思维,能熟练运用Verilog/VHDL在主流FPGA平台上完成高性能实现,并持续关注时序收敛与资源优化。沟通中善于化繁为简,乐于在技术攻坚中承担核心角色,希望将稳健的工程习惯融入每一次设计交付。
在航天某所实习期间,参与卫星数传链路验证,独立调试SpaceWire与1553B的FPGA软核,并实现跨总线数据桥接
熟练使用Vivado HLS将MATLAB定点化算法转化为流水线IP,并针对星载场景优化资源占用与延迟
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