AMAZING RESUME · MORNING LIGHT
牛敬业
FPGA开发工程师
188****1855niu****@***.com北京32男FPGA开发工程师在职北京25k-35k •在“数字系统设计”课程中，独立完成基于FPGA的多通道PWM信号发生器，结合Verilog分层建模与Modelsim仿真，最终在开发板上实现波形输出与参数调节，强化了时序约束与IP集成能力。
•组队参加全国大学生集成电路创新创业大赛，选择FPGA数字处理方向，设计并实现了一种基于CORDIC算法的简易信号解调模块，负责RTL编码与板级验证，获得省级三等奖，积累了从算法模型到硬件实现的经验。
北京华通无线技术有限公司 - 研发部专精特新企业无线通信解决方案供应商
2012.07-2016.12
FPGA开发工程师无线基带逻辑设计跨时钟域优化
北京
•承担公司无线通信设备基带处理单元的FPGA模块开发，独立完成高速SerDes接口与信道编解码逻辑的设计，使物理层吞吐率提升40%，并显著降低误码率。
•与射频及硬件团队联合调试，定位并解决多时钟域异步FIFO亚稳态导致的偶发丢包问题，通过重写跨时钟域握手逻辑与约束优化，将系统连续运行稳定性提升至99.99%。
•参与低成本FPGA选型评估，将原有CFR及DPD算法从高端器件迁移至中端平台，借助流水线重排与乘法器复用，资源占用降低25%，帮助公司降低单板成本。
北京锐视医疗科技有限公司 - 研发中心医疗器械高新技术企业智能影像先锋
2017.01-2021.06
高级FPGA开发工程师医学影像架构设计HLS开发
北京
•作为FPGA技术负责人，主导医疗影像设备实时三维重建加速板卡的设计，制定整体数据流架构与AXI4总线互联方案，实现体数据重建延迟低于50ms，满足临床实时引导需求。
•组建并带领4人FPGA小组，定期组织代码走查与时序收敛技术分享，引入受约束随机验证与断言技术，团队内模块首次联调通过率提高30%。
•跟踪HLS与SystemVerilog验证方法学演进，推动将部分算法模块以HLS实现并集成至传统RTL流程，项目整体开发周期缩短20%，并沉淀可复用IP库。
多通道同步数据采集与预处理FPGA平台 - FPGA开发工程师
2014.03-2015.06
•项目背景：为电力设备局部放电监测系统提供多通道同步采集与实时特征提取能力，需要FPGA实现高精度同步采样与高速数据流预处理。
•项目职责：负责FPGA端JESD204B接口逻辑、多通道相位自校准状态机、抽取滤波及FFT频谱分析模块的设计与验证。
•项目成果：实现8通道250MSPS同步采集，通道间相位误差控制在±50ps以内，实时输出频谱特征数据，平台已在多个变电站挂网运行，有效支撑了故障预警算法。
车载环视影像实时拼接与物体检测FPGA加速系统 - 高级FPGA开发工程师
2018.09-2019.12
•项目背景：为智能驾驶辅助系统提供低延迟、高鲁棒性的环视影像拼接与行人/车辆检测功能，需在FPGA上完成全部图像处理流水线。
•项目职责：主导FPGA整体架构设计，负责图像畸变校正、透视变换、多路图像融合及轻量级CNN检测加速器的硬件实现。
•项目成果：实现4路720P视频实时拼接，全景拼接延迟小于30ms，检测帧率达30fps，系统已量产并搭载于多款商用车型，显著提升泊车安全与用户体验。
我着迷于用硬件描述语言构建数字逻辑，喜欢从架构设计到板级调试的整个闭环，对时序收敛和资源优化有近乎偏执的追求。具备扎实的Verilog与VHDL编码功底，习惯在主流FPGA工具链上快速迭代，尤其擅长将通信、图像算法转化为高效可靠的硬件实现。日常乐于与团队共同攻关，主动分享技术细节，面对复杂逻辑始终保持耐心与韧性，希望持续在FPGA一线岗位深耕，交付有竞争力的工程方案。
验证方法学探索与知识沉淀:
为提升代码质量，主动学习SystemVerilog断言与UVM初步框架，在个人项目中构建了面向I2C接口的验证组件，并整理出《常用断言语法与UVM Driver/ Monitor搭建要点》的实践笔记，推动团队在关键模块上引入自检机制，减少了后期调试返工。
