AMAZING RESUME
188****1564niu****@***.com北京30男存储芯片设计工程师在职北京25k-35k •在集成电路工程硕士阶段，我系统学习了半导体器件物理、先进存储器架构、高速接口电路设计等课程，并以全 A 成绩完成《非易失性存储技术》和《DDR 与 LPDDR 设计》两门专业选修课。
•硕士期间，我进入存储器与 VLSI 实验室，参与一款面向 AI 推理的 HBM2e 存储控制器设计，独立负责读写调度与刷新管理模块，并基于 28nm 工艺完成逻辑综合与动态功耗优化，相关成果发表在 IEEE 国际集成电路技术与应用会议（ICTA）上，积累了从架构定义到版图后仿真的全流程设计经验。
北京芯联半导体科技有限公司 - 存储器设计中心半导体制造行业领先
2017.07-2020.12
存储芯片设计工程师存储芯片架构设计高速接口设计设计质量管控
北京
•主导存储芯片整体架构的定义与评估，完成多端口存储体划分与仲裁策略设计，使带宽利用率提升25%。
•承担芯片前端 RTL 设计核心工作，实现 DDR4 控制器与 PHY 接口逻辑，代码量超 4 万行，并引入断言检查保证接口协议合规。
•与后端物理设计团队深度协同，针对先进工艺进行时序收敛，通过逻辑重构与流水线优化，解决 28nm 工艺下 10 余条关键路径的建立时间违例。
•作为模块负责人，带领 4 名工程师完成存储阵列及 ECC 模块的设计集成，制定设计规范与验证计划，通过每日站会与风险看板，使模块交付周期缩短 15%。
北京紫光存储技术有限公司 - 先进存储研发部集成电路制造国际知名
2021.01-2023.06
高级存储芯片设计工程师存储控制器设计低功耗架构创新技术项目推进
北京
•负责全新一代 eMMC 存储芯片中存储控制器模块的架构设计，该模块包含命令队列管理与闪存转换层，占芯片逻辑资源约 25%。
•创新性地提出自适应预取缓存策略，结合应用场景动态调整预取粒度，经仿真验证，随机读延迟降低 30%，顺序读吞吐量提升 18%。
•主导芯片的低功耗技术落地，不仅采用多电压域与电源关断技术，还优化了时钟树综合策略，使芯片在空闲模式下功耗降低 45%，该方案已量产并获客户认可。
•发起并主持“设计-验证-固件”三方联调周会，建立问题追踪闭环机制，累计推动解决跨领域技术难题 20 余项，显著缩短了从 RTL freeze 到 FPGA 原型的验证周期。
高带宽低延迟图形存储芯片开发项目 - 核心逻辑设计师
2018.03-2019.12
•项目背景：针对 AI 推理芯片对高带宽存储的迫切需求，项目目标为开发一款支持 1024-bit 接口的图形存储芯片。
•项目职责：承担芯片内部数据通路与命令解析单元的逻辑设计，参与制定跨时钟域握手协议，并搭建 UVM 验证环境，完成近 1500 个定向与随机测试用例，定位并修正仿真过程中发现的逻辑缺陷 40 余处。
•项目成果：芯片一次流片成功，实测带宽达 256GB/s，较上一代产品提升 20%，且功耗降低 10%，最终获得头部客户认可，首年出货量突破 200 万颗。
面向穿戴设备的超低功耗存储芯片项目 - 架构师与低功耗技术负责人
2021.03-2022.12
•项目背景：针对智能手表、TWS 耳机等穿戴设备对存储芯片续航力的严苛要求，项目需在 1.8V 电压下实现极低待机功耗。
•项目职责：作为芯片架构设计核心，提出基于近存计算理念的存内处理架构，并主导设计了一套自适应的多级缓存与电源管理方案，集成动态电压频率调节与细粒度门控时钟，使芯片在浅睡眠模式下功耗仅为 0.5μA。
•项目成果：芯片在多家穿戴设备厂商的平台通过长时间续航测试，已成功导入 4 款旗舰产品，累计出货达 80 万片，为公司开辟了可穿戴市场新赛道，贡献年营收超 1500 万元。
我对存储芯片设计始终怀有创造精密的热情，将每一次时序收敛和功耗优化都视为对电路的雕琢，享受从微架构到流片的过程里那种逻辑与物理的平衡。长期训练让我养成严谨到近乎苛刻的代码习惯，对寄存器级行为敏感，对验证覆盖率有洁癖，绝不允许边界条件模糊。在混合信号协同、高速接口与存储阵列实现方面积累扎实，能熟练运用主流仿真及综合工具链，快速从波形中反推根因。我习惯持续消化JEDEC新规与低功耗架构演进，乐于在技术约束下寻找更优解，希望在一个专注存储芯片创新的团队中持续打磨硬核设计能力。
Verilog/SystemVerilog RTL 设计 2021 年度公司技术创新突破奖（高带宽存储芯片项目） 2023 年度公司卓越研发成果奖（穿戴设备超低功耗存储技术） 存储芯片可测性设计（DFT）与量产测试协同:
针对 SRAM 和嵌入式 Flash 存储芯片，熟练应用 MBIST、LBIST 与压缩扫描链技术，并独立开发了测试向量的自动化生成脚本。在流片验证阶段，曾主导 Shmoo 图分析与失效定位，通过优化测试时序参数和引入自适应多电压扫描策略，将工程样片测试覆盖率从 97.6% 提升至 99.5%。
