系统掌握Verilog及SystemVerilog的可综合编码风格，熟练运用VHDL描述复杂状态机，并具备使用Chisel进行敏捷硬件设计探索的实践经验。

精通Vivado与Quartus Prime的工程构建与约束管理，熟练使用ModelSim/VCS进行时序仿真与断言验证，擅长运用集成逻辑分析仪(ILA)快速收敛跨时钟域与接口时序问题。