•作为核心成员参加全国大学生电子设计竞赛，承担了一款低噪声LDO的版图绘制与寄生参数提取，通过DRC/LVS严格验证，帮助团队获得华北赛区一等奖。
•创立“逐层穿通”版图技术分享社群，定期拆解Calibre高阶验证规则与天线效应修复实例，带动二十余名同学积累工艺协同设计经验。
北京芯域半导体技术有限公司 - 设计部集成电路设计初创公司
2017.07-2020.12
集成电路版图设计工程师模拟版图设计全定制版图版图面积优化
北京
•负责射频前端模块及高速接口的版图设计，完成从顶层规划到单元级实现，确保版图与电路设计意图高度吻合。
•与电路工程师反复迭代匹配网络，通过定制化版图结构优化噪声系数和增益，使芯片性能满足5G通信要求。
•熟练运用Virtuoso完成版图，针对高频信号路径采用树状布局和屏蔽隔离，将版图面积缩减18%。
•主导DRC/LVS/ERC验证，建立局部检查清单，实现模块交付零设计规则违例，提升一次流片成功率。
北京华芯集成电路有限公司 - 版图设计部大型企业集成电路龙头
2021.01-至今
资深集成电路版图设计工程师版图团队带队7nm/5nm工艺设计规则制定
北京
•负责多核处理器芯片的版图顶层架构设计，采用5nm工艺，统筹布局电源网络与时钟树，确保时序收敛。
•建立版图设计检查清单和复用模板库，规范模块划分与接口标准，使团队交付周期缩短35%。
•与晶圆厂工艺团队联合攻关，解决金属密度梯度、天线效应等可制造性问题，推动工艺窗口优化。
•作为导师，培养出3名能够独立承担关键模块的版图工程师，并制定内部技能成长地图。
•负责一款数据中心网络交换芯片的版图，采用16nm工艺，完成从顶层划分到关键模块的布局规划。
•作为主管，主导floorplan划分与关键时钟信号布线，确保高速SerDes接口的版图对称性和阻抗匹配。
•通过定制化电源域设计和去耦电容布局，将动态功耗降低15%，同时版图面积缩减18%。
•项目一次流片成功，样片测试性能达标，数据吞吐速率满足设计目标。
穿戴式设备电源管理芯片版图 - 模拟版图设计工程师
2019.03-2020.06
•参与一款超低功耗电源管理芯片版图，采用28nm工艺，负责LDO和DC-DC转换器模块的版图实现。
•注重匹配性与噪声隔离，采用共质心布局和叉指结构，确保模拟电路性能的稳定性。
•优化功率管排布和金属走线宽度，降低IR drop，提升整体转换效率。
•与数字后端协同完成全芯片集成，确保ESD保护结构正确，版图通过全部DRC/LVS检查。
工艺前沿追踪:
定期参与IEEE集成电路设计线上研讨会，自主研习Chiplet协同版图设计方法，并尝试在模拟IP中应用最新3nm DRC规则，强化对先进制造偏差的预判和补偿能力。
