•作为核心成员加入学校纳米级IC设计中心，承担一款面向AI边缘计算的SoC芯片的版图实现任务，独立完成片上SRAM阵列与标准单元库的版图绘制及DRC/LVS闭环验证，项目获评校级优秀毕设课题。
北京华芯微半导体科技有限公司 - 芯片实现部技术驱动快速成长
2017.07-2020.12
集成电路后端设计工程师布局规划时钟树综合时序收敛电源完整性
北京
•承担公司自研[物联网终端SoC芯片]的后端设计，独立完成从布局规划、电源网络规划到时钟树综合与布线全流程。
•重新设计电压域划分并引入多阈值电压优化，使动态功耗额外降低18%，延长了终端设备的续航能力。
•针对射频模块与数字逻辑的接口，进行精细的时序约束与迭代收敛，最终芯片在FF/125℃条件下工作频率突破1.05GHz，一次性通过Sign-off。
•与模拟、封装团队协同完成DFM优化，版图面积较初始评估缩小12%，良率爬坡周期缩短约25%。
北京睿芯集成电路股份有限公司 - 先进工艺研发部上市企业技术前沿
2021.01-至今
资深集成电路后端设计工程师低功耗设计车规芯片流程自动化团队建设
北京
•主导新一代[车载AI加速器芯片]后端设计，带领4人小组完成从RTL冻结到流片交付的完整闭环。
•引入近阈值电压操作与自适应门控时钟技术，结合动态电压频率调节方案，使芯片在典型工况下功耗降低22%，达到车规级功耗要求。
•重构后端设计流程，通过自动化时序收敛脚本与并行化物理验证，将整体设计周期压缩至3.5个月，助力产品提前量产。
•为团队制定分层培训计划，覆盖FinFET工艺下的DRC/ERC避坑指南，年内团队成功流片2颗中等规模芯片，成员技术评级平均提升一级。
高性能WiFi-6射频SoC后端设计项目 - 后端设计工程师
2018.01-2019.12
•作为核心成员参与WiFi-6射频SoC芯片的后端实现，负责电源网络规划及IR Drop修复。
•通过增厚高层金属与优化去耦电容布局，将动态IR Drop控制在3.5%以内，有效保障射频收发器供电稳定性。
•主导信号完整性分析与串扰修复，通过调整绕线间距与插入缓冲器，使高速SerDes通路眼图裕量提升15%。
•该芯片成功量产并进入多家路由器厂商供应链，累计出货超过800万颗。
超低功耗智能视觉芯片后端设计优化项目 - 资深后端设计工程师
2021.03-2022.06
•主导智能视觉芯片的后端设计优化，针对AI推理引擎的并行计算特点，重新规划数据流路径。
•通过寄存器重定时与关键路径逻辑克隆，将MAC阵列的时钟路径延迟降低28%，整体推理帧率提升至120fps。
•采用层次化物理验证策略，结合定制规则排查，将DRC/ERC迭代次数压缩至2轮，一次流片成功率达92%。
•该芯片在安防及工业视觉领域获得5家头部客户导入，预计年销售额突破4亿元。
Cadence Innovus/Genus布局布线与时序优化 Synopsys IC Compiler II/PrimeTime时序分析 Chiplet与异构集成技术:
针对Chiplet架构下的跨Die时序收敛难题，深入分析UCIe与BoW接口的物理层规范，并利用Synopsys 3DIC Compiler平台搭建多芯片集成环境，验证了基于中介层的信号完整性优化方案。
编写《异构集成Chiplet的时钟树均衡策略》技术综述，研究多Die间时钟偏斜控制方法，为团队布局下一代Chiplet产品提供后端设计指引。
2.5D/3D先进封装协同设计:
独立研究2.5D TSV转接板与3D堆叠芯片的物理设计挑战，重点掌握微凸块阵列布局与RDL布线的协同设计流程，通过模拟工具评估多物理场耦合下的信号延迟。
运用Ansys SIwave与Cadence Clarity联合仿真，量化封装电感对芯片动态压降的贡献，设计去耦电容网络优化方案，使电压波动降低15%，提升芯片-封装联合可靠性。
