AMAZING RESUME
牛敬业
ASIC设计工程师
常怀探索之心，以实干沉淀自身价值
188****1693niu****@***.com北京32男ASIC设计工程师在职北京25k-35k •系统研修数字集成电路设计、Verilog HDL、静态时序分析与低功耗设计方法，在课程项目中完成一款支持RV32I指令集的五级流水线CPU设计，并通过FPGA原型验证，夯实了前端设计与验证基础。
•参与全国大学生集成电路创新创业大赛，担任核心RTL设计者，负责神经网络加速器中卷积运算模块的架构设计与实现，团队获得全国二等奖，完整经历了从算法建模到上板调测的芯片前端流程。
瀚博半导体（北京）有限公司 - 芯片设计部数据通信芯片自研架构深厚
2014.07-2018.12
ASIC设计工程师基带芯片设计RTL编码时序收敛功耗优化
北京
•- 负责5G终端基带芯片中数字前端模块的设计与规格定义，主导接口协议与数据通路方案的制定。
•- 主导完成“天璇”系列Modem芯片的物理层逻辑设计，采用SystemVerilog实现关键算法电路，芯片应用于多家运营商定制终端，累计出货超800万片，良率稳定在98.5%以上。
•- 与后端及DFT团队紧密配合，针对关键路径进行时序收敛与功耗优化，使芯片在典型场景下动态功耗降低18%。
•- 参与制定公司级《ASIC编码规范与可综合性设计检查清单》，推动设计评审流程自动化，团队整体设计迭代效率提升约25%。
地平线芯片技术有限公司 - ASIC设计中心边缘/云端推理芯片快速迭代文化
2019.01-2022.08
高级ASIC设计工程师技术管理AI加速器设计方案制定客户交付
北京
•- 带领6人团队承担“灵犀”系列AI推理ASIC芯片设计任务，担任技术负责人，制定整体微架构与时钟方案。
•- 优化前端设计流程，引入基于Python的自动化生成与质量检查环境，将设计周期从14周缩短至10周。
•- 负责核心张量计算单元的代码编写与验证，最终模块面积缩减22%，功耗降低15%。
•- 与头部互联网客户持续对齐需求，根据场景反馈迭代设计，芯片成功交付用于数据中心加速卡，客户验收满意度评分达4.9/5.0。
高性能视频编解码SoC前端设计 - 逻辑设计工程师
2016.03-2017.12
•- 项目背景：为满足超高清视频会议与直播的低延迟编解码需求，设计一款支持H.266/VVC的专用SoC芯片。
•- 我的职责：负责视频预处理模块的微架构设计，采用多级流水线与数据复用策略，规划模块功能。使用SystemVerilog完成变换与量化单元的RTL实现。参与模块级验证，搭建UVM环境并编写近300条功能覆盖用例，代码覆盖率达到97%。
•- 项目成果：芯片成功流片，1080P@60fps编码功耗较前代降低35%，单颗芯片成本降低约12%，已导入多家视频会议设备商，累计创造营收超3000万元。
•- 项目背景：针对软件定义无线电与多模基带处理场景，设计一款支持动态重构的ASIC芯片。
•- 我的职责：主导芯片前端设计流程，制定模块划分与接口标准。将关键算法转化为可配置的硬件流水线，优化数据驱动逻辑，使核心算子吞吐效率提升40%。与物理实现团队协同，提供精确的时序例外约束与时钟树规划指导。
•- 项目成果：芯片按期交付，在典型通信波形测试中，配置切换速度比上一代方案快2倍，获得战略客户认可，帮助公司成功进入两家新的大型设备商供应链。
对芯片微架构的简洁与收敛有近乎偏执的追求，享受从RTL编码到时序收敛过程中每一纳秒的打磨。习惯以严谨的数据流分析与验证闭环思维约束设计风险，对代码可读性与复用性保持洁癖。在低功耗设计与跨时钟域处理上积累扎实，能快速收敛复杂SoC子系统。乐于在技术评审中开放讨论，也愿将持续学习的新方法学（如基于断言的形式验证）沉淀为团队可复用的设计规范，期待在下一代高性能芯片中贡献更优的PPA权衡。
EDA脚本与自动化工具链:
熟练运用Python与Tcl搭建自动化工作流，包括RTL顶层自动连线、回归测试批量提交及时序报告数据提取，大幅降低人工操作与重复劳动。
开发“时钟域交叉约束自动生成工具”，通过解析设计层次与时钟结构自动输出SDC约束，并内建规则检查，将约束编写与验证时间缩减约60%。
