•加入校电子设计实验室，承担高速串行接口测试板硬件设计，在省级电子设计竞赛中凭借“基于SERDES的高速背板传输系统”获一等奖，完成信号完整性仿真与实测验证。
•选修《高速数字电路设计》与《电磁兼容与信号完整性》等课程，独立完成基于FPGA的100MHz信号采集卡，从拓扑结构、层叠规划到终端匹配全程实操，建立起对反射、串扰等SI问题的工程直觉。
中兴通讯 - 硬件研发部全球领先通信设备商5G技术先锋
2013.07-2018.12
模拟信号完整性工程师高速互联仿真电源完整性优化SI测试方法
北京
•主导5G基站高速背板及子卡的信号完整性设计，通过优化差分过孔stub和回流路径，将串扰降低了22%，并消除了多块单板间的间歇性误码问题。
•与射频及数字团队深度协同，在原理图阶段提前介入PDN设计，制定去耦策略，使核心电压轨的噪声峰峰值控制在±3%以内，大幅提升系统稳定性。
•搭建了基于ADS与HyperLynx的联合仿真流程，实现了从芯片IBIS模型到板级互连的全链路仿真，将SI问题定位时间平均缩短了40%。
•编写《高速PCB设计SI规则手册》，并组织6场内部培训，覆盖了层叠设计、端接匹配等专题，使团队一次投板成功率提升至85%以上。
英伟达半导体（NVIDIA） - 平台研发部全球GPU领导者AI计算先锋
2019.01-2022.06
模拟信号完整性工程师芯片级SI设计仿真模型开发跨部门技术领导
北京
•负责下一代AI加速卡的高速信号完整性设计，针对HBM2e内存接口进行全通道仿真，通过优化信号拓扑和电源分配网络，使眼图张开度提升35%，抖动降低40%。
•建立了公司级SI仿真模型库，将常用封装、连接器、传输线模型参数化，供全球团队复用，使新项目仿真搭建周期从3天压缩至半天。
•与芯片设计团队、基板供应商三方协作，解决GPU高速SerDes链路在28Gbps速率下的阻抗不连续问题，通过调整焊盘出线方式彻底消除反射。
•作为SI技术代表参与行业峰会，发表《AI硬件中的信号完整性挑战》专题演讲，将团队实践经验转化为行业白皮书，显著提升了部门技术影响力。
5G基站射频前端信号完整性优化项目 - 项目负责人
2016.05-2017.12
•该项目旨在解决5G Massive MIMO天线与射频前端板之间的高速信号质量退化问题，我担任项目负责人，主导全链路SI方案设计。
•首先基于链路预算对12.5Gbps信号的损耗、反射进行预评估，确定了板材和关键走线的阻抗控制带。
•使用Cadence Sigrity PowerSI提取了板间连接器的三维模型，并进行了串扰和插入损耗的协同仿真，定位出最严重的3个干扰源。
•根据仿真结果，重新设计了差分对的扇出方式，并增加了有源端接电路，将回波损耗改善了6dB。
•最终，优化后的单板在批量测试中，全部通道的眼图模板余量超过20%，一次性通过客户严苛的辐射测试，产品按时交付。
GPU加速卡高速互联信号完整性仿真项目 - 技术骨干
2020.03-2021.08
•作为核心SI工程师，参与了一款数据中心GPU加速卡的板级信号完整性优化，重点解决GPU与NVSwitch芯片之间的112Gbps PAM4信号完整性问题。
•对复杂的多层PCB电源分配网络进行详细分析，发现谐振引起的电源噪声是导致信号抖动超标的关键因素。
•提出在电源地平面上增加去耦电容阵列，并优化平面分割形状，经仿真验证，将目标阻抗内的电压波动压制在10mV以内。
•同时，对高速信号链路的过孔残桩进行背钻参数优化，并重新设计了发送端预加重，使接收端眼高和眼宽均满足PCIe Gen5协议规范。
•优化后，该加速卡在量产测试中信号误码率低于1e-15，为产品在全球云计算市场的成功部署提供了坚实的硬件基础。
电源完整性分析与设计:
精通电源分配网络（PDN）设计与优化，擅用目标阻抗法实施去耦电容网络选型，结合ADS/SIwave进行频域阻抗仿真与瞬态噪声分析，保障高速芯片供电质量。
主导过DDR4模块供电系统PDN设计，通过优化叠层与去耦方案将电源纹波控制在±3%以内，显著改善信号眼图与时钟抖动，确保5Gbps以上接口稳定工作。
