作为全国研究生电子设计竞赛核心成员，主导设计了一款基于FPGA的PCIe 4.0高速接口卡，独立完成过孔反焊盘尺寸优化与差分对紧耦合布线设计，利用三维电磁仿真将差分回波损耗控制在-15dB以下，成功实现16Gbps无误码传输，最终团队获得全国二等奖。

这段经历锻炼了我在高速链路中平衡信号质量与制造成本的能力，并养成了通过测量数据闭环迭代仿真精度的工程习惯。

主导京源微电子新一代高速网络处理器芯片的信号完整性设计，使用Ansys HFSS与Cadence Clarity 3D Solver进行全波三维仿真，优化封装基板的叠层结构与过孔反焊盘设计，使差分对插入损耗在12.5GHz处降低3.2dB，串扰隔离度改善8dB，确保芯片在25Gbps NRZ信号下眼图开口率达标。

与芯片架构师和版图工程师组成核心小组，在芯片Floorplan阶段即介入电源地网络规划，通过PDN目标阻抗分析，指导去耦电容选型与布局，将芯片核心电压纹波从±45mV压缩至±12mV，成功规避了低压大电流场景下的同步开关噪声风险。

牵头编写《高速SerDes接口信号完整性设计指南》，包含布线拓扑、均衡参数设定、过孔优化等32条规则，并面向北京、上海两地硬件团队开展三期Workshop，培训工程师65人，推动设计流程标准化，使后续项目SerDes接口一次流片成功率提升至92%。

负责星联半导体下一代数据中心交换芯片的信号完整性主导工作，针对56Gbps PAM4高速链路，创新性地采用混合堆叠封装基板与低损耗介质材料，并结合芯片端可调DFE均衡算法，将链路误码率由1e-15降至1e-18以下，系统级损耗预算余量提升40%。

带领5人SI团队攻克芯片在-40℃至125℃高低温循环下的信号眼图坍塌问题，通过温度补偿式终端匹配与自适应预加重编码，将眼宽抖动从0.35UI缩减至0.12UI，方案被延续至公司后续3代芯片平台，累计节省重流片成本约800万元。

作为技术窗口，与北美头部云服务商客户进行季度技术评审，针对其定制化光模块直连场景，提出芯片侧CDR环路带宽优化方案，使链路透传性能提升22%，协助公司赢得该客户为期三年的独家供应协议，合同总额超1.6亿元。

### 项目名称：高速SerDes接口信号完整性验证项目

**项目背景**：该SerDes IP用于下一代骨干网路由芯片，需支持28Gbps速率，且需兼容多种背板走线长度，信号完整性余量紧张。

**我的职责**：作为核心成员，负责收发链路的全通道仿真与无源通道建模。使用Keysight ADS搭建AMI模型，覆盖10种不同PCB损耗场景，并制定芯片端FFE与接收端CTLE的均衡策略。

**成果**：通过协同优化芯片封装BGA焊盘出线方式与PCB走线渐变结构，将回波损耗控制在-18dB以下，信号在36英寸背板走线下眼图水平张开度达到0.72UI，项目提前2个月完成硅验证，直接支撑了该路由芯片的量产，助力客户在运营商集采中份额提升至第一。

### 项目名称：低功耗嵌入式处理器信号完整性设计

**项目背景**：该处理器面向智能穿戴设备，要求动态功耗低于50mW，同时需驱动LPDDR4X内存，在低功耗约束下保障信号质量极具挑战。

**我的职责**：主导整体信号完整性与电源完整性协同设计，首次在芯片层引入动态频率调节下的信号质量评估，使用Ansys SIwave结合Icepak进行电热联合仿真。

**成果**：通过优化芯片内部电源开关网络与封装电感，将SSN噪声平台控制在±8mV以内，LPDDR4X接口在1.8GT/s速率下写数据眼图模板裕量达到280mV，功耗较基线降低22%的同时，芯片量产良率稳定在98.1%，该芯片已累计出货3200万颗，广泛应用于国内主流品牌旗舰手表。

密切跟踪112G/224G SerDes及CPO共封装光学对信号完整性的颠覆性影响，在DesignCon 2023发表《基于时域反射计与机器学习联合的PCB过孔去嵌入技术》，将差分过孔阻抗提取精度提升至0.5欧姆以内，并在公司内部培训中推广。持续参与IEEE 802.3ck以太网信号完整性测试规范讨论，为新一代高速背板电性能评估提供工程判据，同时担任Tek Talk技术沙龙主讲人，分享光纤通道与铜互连联合仿真经验。