持续跟进PCIe 6.0/7.0等高速串行接口规范演进,深入分析PAM4信令与FEC对链路裕量的影响,定期阅读《IEEE Transactions on Signal and Power Integrity》等期刊,并参加DesignCon等国际会议,将Chiplet异构集成中的信号完整性挑战等理念引入预研项目,为公司技术路线提供参考。
持续跟进PCIe 6.0/7.0等高速串行接口规范演进,深入分析PAM4信令与FEC对链路裕量的影响,定期阅读《IEEE Transactions on Signal and Power Integrity》等期刊,并参加DesignCon等国际会议,将Chiplet异构集成中的信号完整性挑战等理念引入预研项目,为公司技术路线提供参考。