个人总结

对通信基带算法的FPGA实现充满热情，习惯用严谨的时序思维审视每一行RTL代码，追求资源与吞吐率的平衡。逻辑清晰，善用仿真与上板调试快速定位问题，不回避复杂协议实现中的细微边界条件。具备扎实的Verilog/SystemVerilog功底，熟悉主流FPGA工具链，乐于在同步设计、跨时钟域处理等工程细节上持续打磨，期待在通信硬件加速领域深耕。