牛敬业
嵌入式FPGA工程师
BUSINESS PROFILE
电话186****1234
邮箱niu****@***.com
城市北京
年龄30
性别男
求职状态在职
•在校期间，我深度参与了多项硬件科创赛事，曾作为核心成员参加全国大学生FPGA创新设计竞赛，设计并实现了一套基于Zynq平台的实时视频去雾处理系统，负责从图像采集、AXI-Stream流水线到HDMI输出的完整硬件逻辑开发，锻炼了从算法映射到板级验证的全链路设计能力。同时，我选修了《高速数字电路设计》和《嵌入式实时操作系统》等课程，进一步拓宽了软硬件协同优化的技术视野。
北京华大九天科技股份有限公司 - 硬件加速研发部国产EDA龙头工业软件领先
2018.07-2021.12
嵌入式FPGA工程师FPGA原型验证EDA工具链RTL设计
北京
•负责公司自研EDA验证平台中的FPGA加速模块的逻辑设计与开发，独立完成从算法建模、RTL编码到板级验证的全流程，支撑了大规模仿真任务的硬件卸载。
•熟练运用SystemVerilog进行复杂状态机设计，结合Vivado与VCS等工具完成综合、布局布线及跨时钟域分析，确保模块在目标器件上稳定运行。
•针对某SoC原型验证任务，通过重构存储访问架构和引入动态部分重配置，将逻辑资源占用率降低了18%，关键路径时序裕量提升了25%。
•与硬件、软件及算法团队紧密协作，快速定位并解决板级联调中的信号完整性问题和软硬件接口异常，保障产品迭代周期从8周缩短至6周。
北京比特大陆科技有限公司 - 算力引擎研发部算力芯片创新场景定制化
2022.01-至今
高级嵌入式FPGA工程师AI硬件加速架构设计技术团队管理
北京
•主导公司新一代AI推理加速卡的FPGA架构设计，带领4人团队实现了CNN/Transformer算子的高效硬件映射，使产品能效比优于竞品方案。
•引入高层次综合（HLS）与System Generator混合设计方法，将典型图像分割算法的开发周期从3个月压缩至6周，并输出标准化IP库，提升团队代码复用率。
•建立团队代码审查与CDC/Lint规范，定期组织技术分享，培养出2名可独立承担模块设计的新人工程师；通过优化持续集成流水线，使回归测试效率提升30%。
•深度参与客户需求对接，为两家自动驾驶公司定制基于FPGA的多传感器融合加速方案，方案交付后获得客户高度评价，并促成后续长期合作。
智能电网高频数据采集与实时分析平台 - FPGA开发工程师
2019.03-2020.06
•该项目为电力系统实时监测平台，基于FPGA实现多通道同步采样与在线谐波分析，用于变电站状态评估。
•负责FPGA逻辑架构设计，完成高速逐次逼近型ADC接口、数字下变频及加窗FFT处理模块的RTL实现。
•采用多级流水线与乒乓缓存结构，使系统在200MSPS采样率下仍能实时计算50次谐波参数，数据处理延迟低于2μs。
•主导了从仿真到现场投运的完整调试，解决电磁兼容和温度漂移等工程问题。平台在华北区域10余个站点部署，故障预警准确率提升40%。
4G/5G基站高速数据链路层处理模块 - FPGA开发工程师
2022.03-2023.03
•参与设计一款面向4G/5G双模基站的数据链路层协议处理模块，桥接MAC层与物理层。
•负责Turbo/LDPC译码器及速率匹配模块的FPGA实现，通过优化迭代译码流水线，使单核吞吐率突破600Mbps。
•创新性地引入并行交织器和分层译码调度，将模块整体资源占用降低15%，同时满足5G毫秒级低时延要求。
•与硬件团队协同完成高速SerDes板级调试，解决码间干扰问题。模块集成后，成功通过运营商集采测试，室内覆盖场景峰值速率达到1.2Gbps。
对硬件逻辑设计始终抱有浓厚兴趣，享受从时序收敛到板级验证的完整闭环，习惯用严谨的编码风格和仿真覆盖来降低风险。擅长在资源受限的FPGA上做面积与速度的折中，对跨时钟域处理、流水线优化有持续打磨的耐心。乐于通过技术文档和代码审查推动团队知识沉淀，遇到协议实现或接口适配难题时，第一反应是深挖波形而非猜测。期望在 FPGA 工程岗位上继续保持对信号完整性和低延迟逻辑的敏感，做可靠的数字电路实现者。
HLS与硬件加速实践:
熟练运用Vivado HLS将通信基带中的FFT和信道估计模块从C++代码高效转化为可综合RTL，在保证吞吐量要求的同时，资源消耗较手工代码优化了约20%，有效平衡了性能与面积。
曾独立承接一个雷达信号处理流水线的HLS重构任务，将原本需要三个月的手写RTL开发压缩至六周交付，且通过接口标准化使模块在不同项目中得到快速复用。
硬件团队领导与协作:
具备小规模硬件团队的协调经验，善于通过搭建模块化验证平台和制定代码审查规范来提升整体交付质量。曾带领5人小组进行基于Xilinx Zynq的嵌入式视觉系统开发，通过任务细化和每日站会，提前两周完成原型交付。
注重技术传承，曾为两名初级工程师设计时序约束与ILA调试的专项训练，帮助他们在两个月内独立完成UART和SPI接口模块的FPGA实现。
