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• 熟练使用Python进行自动化流程构建,能编写脚本批量生成寄存器配置文件和RTL代码模板,提升设计效率。
• 曾利用Python抓取综合报告中的时序违规路径,并按模块分类统计,辅助快速定位关键违例,缩短迭代周期。
对数字逻辑设计充满热情,追求代码到硬件实现的每一处细节,享受从RTL视图与报告中挖掘优化空间;调试风格严谨,善于借助仿真波形和上板现象定位根因,不轻言放弃;掌握Verilog开发与主流EDA工具,具备良好的工程习惯与团队协作意识,期望在FPGA开发岗位持续锤炼技术。
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