•在课程设计中独立完成基于FPGA的5G NR PDSCH信道处理链路，实现LDPC编解码与速率匹配，大幅提升对3GPP协议的理解，项目获评优秀。
•作为FPGA主控参加全国大学生FPGA创新设计竞赛，完成高速数字预失真(DPD)算法的硬件实现，斩获省级二等奖，强化了系统联调与团队协作能力。
烽火通信科技股份有限公司 - 无线通信事业部通信设备制造商上市企业
2015.07-2019.12
5G通信FPGA工程师无线通信FPGA基带算法实现性能优化
北京
•负责5G NR基带处理单元FPGA开发，完成PDCP/RLC/MAC层协议栈的硬件加速设计，编写高质量RTL代码并保证时序收敛。
•参与5G试验网项目，优化信号处理算法在FPGA上的实现，通过流水线设计与并行化改造，将关键模块吞吐量提升40%。
•与射频、软件团队紧密协同，解决板级高速接口时序问题，主导系统联调并确保一次通过。
•研究eCPRI/CPRI协议，引入新的前传接口方案，提升数据传输效率，降低端到端时延。
大唐移动通信设备有限公司 - 基站研发中心主流设备商技术驱动型
2020.01-至今
5G通信FPGA高级工程师基站FPGA架构系统集成技术指导
北京
•主导5G宏基站室内基带处理单元(BBU) FPGA架构设计，制定模块划分与接口规范，确保设计严格满足3GPP R16标准。
•优化FPGA资源利用率，通过多级流水和资源共享技术，将芯片成本降低约25%，同时保证系统长期稳定运行。
•负责团队技术能力建设，组织代码审查和时序分析培训，提升新人设计水平，建立模块化设计规范。
•与客户进行技术交流，根据运营商需求定制FPGA功能，推动多个局点项目顺利交付。
5G NR上行接收链FPGA实现 - 信道估计与均衡模块负责人
2016.03-2017.12
•参与5G NR上行接收链FPGA开发项目，负责信道估计和均衡模块的设计与实现。
•采用基于DMRS的线性插值信道估计算法，在FPGA上实现低延迟均衡功能，满足上行256QAM解调要求。
•通过优化复数乘加运算和存储器带宽，使该模块资源占用减少30%，功耗降低20%。
•与算法团队协作，完成浮点模型到定点RTL的转换，并通过UVVM验证平台充分仿真，保证模块性能。
5G分布式基站扩展单元FPGA开发 - 项目负责人
2020.03-2021.06
•主导5G分布式基站扩展单元FPGA开发，实现CPRI/eCPRI协议解析与数据汇聚功能。
•设计并实现了高速SerDes接口和IQ数据压缩/解压缩模块，支持多RRU级联，单链路速率达25Gbps。
•优化FPGA并行处理架构，使扩展单元能够实时处理8个射频通道的数据，并确保纳秒级同步精度。
•该项目成功整合到运营商现网，通过压力测试，性能指标优异，获得客户高度认可。
RTL编码与优化:
精通SystemVerilog/Verilog，擅长流水线分级设计与时序剥皮，确保关键路径收敛，同时利用数据复用大幅降低资源开销。
具备丰富的跨时钟域(CDC)处理经验，设计通用异步FIFO与握手协议，保障多速率5G基带数据流稳定传输。
熟悉Xilinx UltraScale+与Intel Agilex架构，针对硬核DSP48/58进行精确映射，优化乘累加级联，实现吞吐率与功耗的平衡。
全流程验证与调试:
运用SystemVerilog断言(SVA)与轻量级UVM组件搭建模块级验证环境，完成百万比特级误码率测试，确保逻辑正确性。
独立使用Vivado ILA、高速示波器及逻辑分析仪，捕获JESD204B高速接口时序，快速诊断信号完整性问题，保障ADC/DAC数字前端通路无误。
在5G原型机联调中，通过分析时钟域交叉与接口协议，精确定位亚稳态引起的偶发错误，采用同步器与精确时序约束根除隐患。
