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对高速数字信号链路与协议栈有着浓厚兴趣,乐于在时序、信号完整性层面反复优化,追求极致稳定的通道性能。具备严谨的架构思维,习惯从系统级视角拆解复杂问题,并高效推动技术决策落地。在高速串行接口、FPGA原型验证与硬件协同设计方面积累深厚,能够快速适配不同平台工具链;同时保持对新兴接口标准的敏感,持续将技术趋势转化为可落地的工程实践。
基于UVM框架构建可重用验证平台,针对PCIe Gen3接口完成随机化激励与覆盖率收集,收敛至100%功能覆盖,并回归验证保证设计质量。
专注于跨时钟域(CDC)与时序收敛,通过施加不同PVT条件仿真,在-40℃~85℃温度范围内完成亚稳态检测与修复,确保接口稳定可靠。
运用TDR与VNA定位高速背板阻抗不连续点,结合仿真优化过孔与连接器设计,使28Gbps NRZ信号眼图张开度满足协议模板。
具备丰富的抖动分解与电源噪声分析经验,利用实时示波器与专用软件分离RJ/DJ/PJ根因,快速改善系统链路质量与兼容性。

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专注于跨时钟域(CDC)与时序收敛,通过施加不同PVT条件仿真,在-40℃~85℃温度范围内完成亚稳态检测与修复,确保接口稳定可靠。
运用TDR与VNA定位高速背板阻抗不连续点,结合仿真优化过孔与连接器设计,使28Gbps NRZ信号眼图张开度满足协议模板。
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