西安电子科技大学 - 本科985工程双一流211工程
2014.09-2018.06
•修读数字系统设计与高速通信协议课程，独立完成基于 Verilog 的缓存一致性控制器开发，验证跨时钟域数据同步机制
•担任硬件社团技术负责人，带领团队参加全国大学生电子设计竞赛，负责高速信号采集电路的算法实现与调试，荣获赛区二等奖
•构建实验室 FPGA 开发规范工具，自动检查代码风格与端口映射一致性，降低多人协作中的集成错误率
FPGA逻辑开发工程师通信协议实现时序约束优化接口开发
北京
•主导通信基站基带处理模块开发，完成PCIe接口适配与多协议解析逻辑设计，支持4G/5G双模信号处理
•协同硬件团队优化PCB布局，通过时序收敛技术将关键路径延迟降低18%，满足-40℃~85℃工业级温度要求
•建立自动化回归测试流程，使用Python脚本生成随机激励向量，提升验证效率40%并减少30%的漏测率
•维护版本迭代文档库，构建设计模式知识库，使新成员上手周期缩短25%
资深FPGA逻辑开发工程师高速信号处理医疗电子团队培养
北京
•负责医疗设备数据采集卡开发，设计12位高精度ADC驱动逻辑，采样率达到500MSPS
•引入SystemVerilog断言技术，提前发现3处潜在冒险竞争条件，避免后期硬件改版风险
•完成跨部门技术分享，建立FPGA开发规范手册，覆盖代码风格、IP核调用等12个开发环节
•指导3名实习生完成超声波信号处理模块开发，获年度导师特别贡献奖
•为CT设备设计实时图像重建算法，采用Systolic Array架构提升卷积运算吞吐量35%
•实现PCIe Gen3接口协议栈，完成16lane带宽优化，数据传输速率达到32GB/s
•通过动态功耗管理技术，在保持性能的前提下降低芯片功耗22%
•主导EMC测试整改，解决高速差分信号串扰问题，通过CCC认证
•设计智能波束赋形算法，通过相位校正提升天线增益6dB，支持毫米波频段传输
•完成时钟域交叉验证，建立跨域信号握手协议，消除12处亚稳态风险点
•开发硬件在环测试平台，实现射频前端参数的自动化标定，缩短调试周期40%
•推动设计文档标准化，建立版本追溯系统，使设计变更效率提升50%
自动化验证脚本:
编写 Python 驱动脚本调用仿真工具，实现测试用例的批量执行与结果比对，构建每日构建回归验证体系
开发随机激励生成模块，支持协议报文的随机化构造，有效挖掘状态机边界条件与异常处理漏洞
逻辑调试辅助工具:
实现基于 JTAG 的在线信号监测功能，支持关键路径波形的实时捕获，显著缩短逻辑故障的定位时间
封装 Vivado 约束管理插件，提供可视化的时钟域划分配置界面，辅助工程师快速建立准确的时序约束模型
