对硬件逻辑设计充满热忱，习惯用波形图与RTL代码反复推敲时序关系，擅长通过约束优化与架构重构解决原型验证瓶颈。性格严谨细致，对时序收敛与功耗控制有天然敏感度，日常坚持研读IEEE Transactions on VLSI Systems论文，关注低功耗设计前沿。掌握Verilog/SystemVerilog混合编程、UVM验证方法学及片上网络构建能力，熟悉多协议接口适配与高速串行链路调试。持有国家发明专利2项，持续探索FPGA在边缘计算领域的原型加速方案。