对FPGA逻辑设计怀有热忱，享受将算法转化为高效硬件实现的探索过程，坚信代码的每一行都需经得起时序与资源的双重考验。性格严谨细致，习惯在开发中严格遵循设计规范，对时序收敛和资源利用率有近乎洁癖的追求。核心能力聚焦于Verilog高级编码、FPGA架构优化及高速接口实现，擅长在复杂系统中平衡性能与功耗。加分亮点包括持续参与开源硬件社区建设，并主动跟踪AI加速等前沿技术动态，愿以扎实技能为FPGA创新注入活力。