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对视频处理与硬件实现充满热情,乐于深挖编解码算法的每一个比特,追求在有限资源下实现高质量图像。我习惯从系统视角权衡性能与功耗,注重逻辑复用与结构规整,对时钟和流水线有近乎洁癖的敏感。协作中主动补位,能快速拆解需求并推动方案落地,希望继续在FPGA领域做有技术深度的产品。
熟练应用UVM搭建模块级验证平台,利用随机化激励和功能覆盖率收集,高效验证了视频缩放IP的数据完整性。
在视频旋转加速器项目中,通过SystemVerilog断言和跨时钟域检查,提前定位了亚稳态导致的帧撕裂问题,确保流片前时序收敛。

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