我着迷于数字逻辑的构建过程，喜欢将算法沉淀为高效、可综合的硬件描述，享受从架构拆分到时序收敛的完整闭环。习惯以严苛的代码规范约束自己，对资源、吞吐与延迟的平衡有近乎偏执的敏感。在Verilog与HLS之间自如切换，深入理解流水线、并行化与AXI互联，能围绕特定算子快速给出硬件加速方案。持续关注可重构计算与领域专用架构，希望在一个注重技术深度的团队里，持续交付可落地的FPGA实现。