对高速数据通路与硬件加速抱有执念，坚信每纳秒的时序收敛都值得反复推敲。我习惯以体系化视角审视逻辑设计，从寄存器级拆分到板级协同，苛求信号完整性与资源复用率的平衡。在代码实现上，我偏爱用硬件描述语言构建清晰、可维护的模块，并擅用主流EDA工具链完成从行为仿真到上板验证的闭环，对时序违例与拥塞热点有敏锐的直觉。团队协作中，我乐于将架构决策与验证策略讲透，用可复现的测试用例拉通软硬件认知，而非仅交付比特流。寻求在数据中心FPGA领域持续深耕，把流水线、缓存与加速器打磨成可靠的数据引擎。