BUSINESS · PEOPLE · CULTURENO. 006COVER PROFILE牛敬业
FPGA工程师
常怀探索之心，以实干沉淀自身价值
188****1066niu****@***.com北京30男FPGA工程师在职北京25k-35k THE NEW WORK ISSUE •入选校重点实验室团队，负责国家级大学生创新项目中的FPGA核心控制器研发，使用Verilog实现自定义总线协议，经多次时序收敛优化后成功通过板级验证与流片测试。
•担任队长统筹“全国大学生集成电路创新创业大赛”项目，主导高速信号调理电路方案设计与PCB Layout审查，有效抑制高频噪声干扰，最终斩获华北赛区一等奖。
中兴通讯股份有限公司 - 无线网络研发部通信行业领军
2017.07-2020.12
•主导5G基站基带处理单元的FPGA架构设计，基于Xilinx Zynq平台完成物理层算法的硬件映射，通过流水线优化使数据吞吐率提升40%。
•负责高速SerDes接口的时序约束与DFT可测试性设计，采用约束驱动开发方法，确保关键路径建立时间与保持时间均满足工业级要求。
•协同射频团队完成系统联调，解决电磁兼容与信号完整性问题，保障产品在极端温度环境下的稳定运行。
•建立FPGA设计评审流程，输出代码规范与仿真验证模板，为后续产品线复用提供标准化支撑。
阿里云（北京）科技有限公司 - 智能网卡事业部云计算龙头
2021.01-至今
•作为技术负责人，牵头构建云数据中心智能网卡FPGA方案，统筹3人小团队完成从需求分析到量产交付的全周期管理。
•设计基于PCIe 3.0的硬件卸载架构，实现网络协议栈的硬件加速，使服务器CPU占用率下降25%，有效支撑了大规模虚拟化业务。
•搭建CI/CD自动化验证流水线，集成UVM测试平台与形式验证工具，将回归测试周期从5天压缩至1天。
•对接金融、互联网等多行业客户，提供定制化FPGA方案咨询，多次参与售前技术交流并成功签约。
•项目面向5G大规模MIMO场景，目标是实现信道编码与预编码算法的实时硬件处理。
•负责LDPC译码器的RTL实现，采用Systolic Array架构优化并行度，使单周期处理能力提升至4Gbps。
•通过约束优化与区域划分策略，将DSP Slice占用率控制在65%以内，关键路径时序裕量保持8ns以上。
•配合系统团队完成射频链路联调，解决高速差分信号的阻抗匹配问题，项目按期通过客户验收。
•项目定位云原生环境下的网络数据处理加速，目标是降低虚拟化开销并提升I/O吞吐性能。
•担任FPGA技术负责人，设计基于Xilinx Alveo平台的DMA与包处理流水线，使网络延迟降低至50μs以内。
•引入脚本化约束生成与自动化综合流程，将设计迭代周期从2周缩短至3天，开发效率提升60%。
•与头部互联网客户深度对接，根据实际业务场景调整硬件卸载策略，产品上线后获得客户高度认可。
对FPGA硬件逻辑设计有着浓厚的兴趣，享受从RTL编码到芯片验证的完整开发流程。性格严谨细致，对时序约束和资源共享有天然的敏感度，习惯在代码中保持清晰的模块划分与注释规范。
在数字电路设计中，我注重可复用性与可测试性，擅长通过分层架构和接口标准化提升团队协作效率。业余时间会持续关注ACM FPGA竞赛和开源硬件项目，喜欢用Verilog实现各类数字算法，从简单的计数器到复杂的DSP流水线。
具备扎实的硬件基础与软件协同能力，期待在高速数据通路、实时信号处理等方向深耕，为产品性能提升贡献专业能力。
硬件描述与脚本能力:
精通Verilog HDL语法与时序控制，能够编写低资源占用、高时钟频率的可综合代码，熟悉UVM验证环境下的断言编写与覆盖率收集。
具备C++及Python混合编程能力，能够开发自动化测试脚本与数据后处理工具，辅助完成FPGA软硬件协同开发中的效率瓶颈突破。
EDA工具与仿真环境:
深度掌握Xilinx Vivado与Intel Quartus Prime开发套件，熟悉XDC约束文件配置，具备从RTL编码到Bitstream生成的完整硬件实现经验。
熟练运用Matlab/Simulink进行算法模型定点化，并结合FPGA进行硬件在环（HIL）仿真，能够利用在线逻辑分析仪快速定位时序违例与功能缺陷。
