参加全国大学生集成电路创新创业大赛，基于 Zynq-7000 平台完成多通道同步采集系统，独立承担 Verilog 逻辑开发与跨时钟域调试，解决了数据对齐与亚稳态问题。

毕业设计聚焦 FPGA 实时数字下变频器，在 Artix-7 上完成混频、滤波与抽取模块，通过时序约束与资源复用满足高速处理要求，获评院级优秀毕业设计。

参与某网络通信设备的核心FPGA调试，负责PCIe接口的链路训练与错误检测，使用示波器与Vivado逻辑分析仪定位信号完整性问题，将误码率从10^-5降低到10^-9，系统吞吐量提升25%。

与硬件工程师协同，对FPGA芯片进行功能验证和性能优化，通过编写自动化调试脚本集成到CI流程，减少重复劳动，使回归测试效率提升40%。

编写调试指南与典型问题案例库，主导新员工入职调试培训，使新人独立上手时间从4周缩短到2周，培训材料被多个项目组复用。

带领5人团队完成工业视觉检测设备的FPGA调试，设计自动化回归测试方案，将每轮验证时间从3天压缩到1天，项目交付周期缩短35%。

负责某雷达信号处理FPGA的调试，通过优化流水线结构和时序约束，使处理延迟降低40%，达到客户技术指标，助力产品通过验收。

与客户技术团队深入沟通，主导高速串行协议（如Aurora）的定制化调试，解决了链路稳定性问题，赢得客户后续百万元级订单。

项目名称：多通道同步采集FPGA逻辑调试

担任角色：调试负责人

项目描述：本项目需要实现16通道高速同步采集，FPGA负责与多片ADC的JESD204B接口联调。我承担全套调试工作，包括时钟树配置、串行数据对齐、确定性延迟校准。通过逻辑分析仪抓取链路数据，解决了时钟相位偏差导致的采样点错位问题，最终采集精度达到16位有效位数，采样率满足设计指标。编写完整的调试报告，沉淀了接口调试checklist。

项目名称：视频编解码加速IP调试

担任角色：主要调试工程师

项目描述：参与H.264视频编码器FPGA实现的调试，目标是在嵌入式平台实现实时编码。与算法团队协作，对运动估计、熵编码等模块进行功能验证和性能优化。通过调整流水线级数和资源复用策略，将编码帧率从30fps提升到60fps，满足1080p实时处理要求。在调试过程中，积累了丰富的视频处理算法硬件化经验，并协助编制了IP集成手册。

熟练使用高速示波器与 TDR 模块进行特性阻抗测试，结合矢量网络分析仪进行 S 参数提取，快速定位多板级互连中的反射与串扰热点。

在多个 FPGA 项目中，通过 jitter 分解与 BER 浴盆曲线分析，优化了 DDR 与 SerDes 链路的去加重配置，确保 PCIe/USB 3.0 接口的电气合规性。