作为核心成员参与全国大学生集成电路创新创业大赛，设计并实现了一个基于FPGA的卷积神经网络加速器原型，负责编写SystemVerilog验证环境并完成功能覆盖率收敛。

在课程设计中独立完成了一个支持AXI总线的DMA控制器RTL设计，并使用UVM框架搭建了模块级验证平台，覆盖了各种边界场景。

• 负责公司某款基站射频芯片的FPGA验证，搭建基于UVM的层次化验证平台，完成功能覆盖率模型与交叉覆盖率模型的设计

• 参与芯片核心模块的验证方案评审，与设计工程师密切协同，通过每日站会与缺陷跟踪系统快速闭环问题，推动模块验证周期缩短30%

• 指导新入职员工掌握验证工具链与UVM框架，主持内部技术分享会5次，内容涵盖验证IP复用与随机约束优化

• 重构验证环境中的激励生成器，引入可配置的随机化策略，使验证回归效率提高20%，节省项目人力成本

• 主导公司智能穿戴芯片的FPGA验证，从系统级需求分解到验证方案落地全程负责，确保芯片功能与性能满足设计规格

• 引入Python自动化测试框架，集成持续集成流水线，将手动回归测试工作量减少50%，同时提升测试可重复性与准确性

• 深入分析验证过程中暴露的时序违例与功能异常，联合设计、算法团队定位根因，推动修复方案落地，保障芯片如期投片

• 维护并持续更新验证文档库，建立模块级验证知识图谱，文档完整度和可追溯性获得部门评审认可

• 项目背景：公司承接的新一代卫星通信基带芯片验证项目，对高吞吐率与低延迟有严苛要求

• 工作内容：搭建基于UVM的验证平台，负责信道编解码模块验证，实现代码覆盖率97%，功能覆盖率93%

• 成果：提前2周完成模块验证，发现并协助解决关键时序与数据路径bug 10余个，为芯片成功流片提供坚实保障

• 项目背景：开发新一代智能穿戴主控芯片，对传感器融合与低功耗管理功能验证要求高

• 工作内容：制定分层验证方案，使用SystemVerilog编写受约束随机测试用例，搭建传感器接口模块验证环境

• 成果：通过验证发现传感器数据处理流程中的优化点3处，协助算法团队改进，提升芯片功耗管理效率25%

使用Tcl脚本为Vivado与QuestaSim搭建了自动化回归测试流程，实现了一键运行所有测试用例并自动收集pass/fail状态与代码覆盖率。

开发了一套基于Python和Jinja2的验证IP配置报告生成器，能够根据测试配置自动生成格式统一的HTML文档，将文档编写时间缩短了约60%。